專利名稱：一種改進(jìn)型dds信號(hào)發(fā)生器的制作方法
技術(shù)領(lǐng)域：
一種改進(jìn)型DDS信號(hào)發(fā)生器技術(shù)領(lǐng)域[0001]本實(shí)用新型屬于儀器儀表領(lǐng)域，涉及一種改進(jìn)型DDS信號(hào)發(fā)生器。
技術(shù)背景[0002]DDS信號(hào)發(fā)生器，即直接數(shù)字式頻率合成器，與傳統(tǒng)的頻率合成器相比，DDS信號(hào)發(fā)生器具有低成本、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在典型與電子儀器領(lǐng)域。當(dāng)前的DDS信號(hào)發(fā)生器相位累加器輸出數(shù)據(jù)直接送入存儲(chǔ)器地址輸入，導(dǎo)致所需要的波形存儲(chǔ)器容量大，且頻率步進(jìn)值大，不容易調(diào)節(jié)。發(fā)明內(nèi)容[0003]本實(shí)用新型的目的在于，針對(duì)傳統(tǒng)的DDS信號(hào)發(fā)生器，提出一種改進(jìn)型DDS信號(hào)發(fā)生器，旨在減小頻率步進(jìn)值，節(jié)省存儲(chǔ)空間。[0004]一種改進(jìn)型DDS信號(hào)發(fā)生器，包括晶振、FPGA、SRAM和D/A轉(zhuǎn)換器。FPGA接收晶振輸入的時(shí)鐘信號(hào)和外部輸入的頻率字，F(xiàn)PGA進(jìn)行處理后輸入至SRAM，SRAM的輸出與D/A轉(zhuǎn)換器信號(hào)連接。[0005]所述的FPGA由鎖相環(huán)、相位累加器和除法器組成；鎖相環(huán)接收晶振輸入的時(shí)鐘信號(hào)，鎖相環(huán)輸出的信號(hào)作為相位累加器的時(shí)鐘，相位累加器接收外部輸入的頻率字，相位累加器的輸出作為除法器的輸入，除法器輸出信號(hào)作為FPGA的輸出。[0006]與現(xiàn)有的技術(shù)相比，本實(shí)用新型的有益效果是減小了波形存儲(chǔ)器的容量，降低了頻率步進(jìn)值。


[0007]圖1是本實(shí)用新型的結(jié)構(gòu)示意圖；[0008]圖2是DDS信號(hào)發(fā)生器的工作過(guò)程示意圖。
具體實(shí)施方式
[0009]
以下結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明。[0010]如圖1所示，一種改進(jìn)型DDS信號(hào)發(fā)生器包括晶振、FPGA、SRAM、D/A轉(zhuǎn)換器；FPGA 接收晶振輸入的時(shí)鐘信號(hào)和外部輸入的數(shù)據(jù)，F(xiàn)PGA將輸入處理之后輸出給SRAM地址輸入端，SRAM數(shù)據(jù)輸出端輸出數(shù)據(jù)給D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器輸出的信號(hào)就是所需要的信號(hào)；其中FPGA包括鎖相環(huán)、相位累加器和除法器，鎖相環(huán)接收FPGA接收的晶振輸入的時(shí)鐘信號(hào)， 鎖相環(huán)輸出的信號(hào)作為相位累加器的時(shí)鐘，相位累加器的輸出作為除法器的輸入，除法器輸出信號(hào)直接送出FPGA。[0011]如圖2所示，上述信號(hào)發(fā)生器產(chǎn)生DDS信號(hào)的具體步驟[0012]步驟Al 將輸入到FPGA頻率為36MHz的時(shí)鐘輸入，經(jīng)鎖相環(huán)，輸出產(chǎn)生頻率為 360KHz 的 CLK_DIV 信號(hào)。[0013]步驟A2 =FPGA將外部輸入的頻率字存入FPGA內(nèi)建的REG_FW步長(zhǎng)寄存器中，將輸入的相位初始值存入FPGA內(nèi)建的REG_PHASE相位寄存器中，其中REG_FW步長(zhǎng)寄存器是用于調(diào)節(jié)輸出信號(hào)頻率。[0014]步驟A3 在FPGA中內(nèi)建相位累加寄存器REG_ACC，設(shè)定相位累加器寄存器REG_ ACC的初始值為REG_PHASE相位寄存器所保存的數(shù)值，其中REG_PHASE相位寄存器是用來(lái)調(diào)整輸出信號(hào)相位。[0015]步驟A4 相位累加器寄存器REG_ACC在CLK_DIV信號(hào)的上升沿時(shí)，以REG_FW步長(zhǎng)寄存器中的數(shù)值為步長(zhǎng)自增，并將相位累加器寄存器REG_ACC對(duì)累加器模值即數(shù)值 36000000取模，并將所得的數(shù)值存入相位累加器寄存器REG_ACC。[0016]步驟A5 取出相位累加器寄存器REG_ACC中的數(shù)值，SRAM地址寄存器R0M_ADDR的數(shù)值等于相位累加器寄存器REG_ACC的數(shù)值乘以36000，再整除累加器模值36000000，其中除法采用了 14級(jí)流水線除法器實(shí)現(xiàn)。[0017]步驟A6 將SRAM內(nèi)地址為R0M_ADDR中存儲(chǔ)的數(shù)據(jù)輸出到D/A的輸入端，D/A的輸出端就得到了所需要的信號(hào)。[0018]相位累加器寄存器REG_ACC的取模運(yùn)算是這樣實(shí)現(xiàn)的[0019]步驟Bl 判斷相位累加器寄存器REG_ACC中的數(shù)值是否大于累加器模值11_嫩乂，如果是則執(zhí)行步驟B2，否則執(zhí)行步驟B3。[0020]步驟B2 相位累加器寄存器REG_ACC中的數(shù)值等于相位累加器寄存器REG_ACC中的數(shù)值減去累加器模值M_MAX。[0021]步驟B3 相位累加器寄存器REG_ACC中的數(shù)值不變。
權(quán)利要求1. 一種改進(jìn)型DDS信號(hào)發(fā)生器，包括晶振、FPGA、SRAM和D/A轉(zhuǎn)換器，其特征在于FPGA 接收晶振輸入的時(shí)鐘信號(hào)和外部輸入的頻率字，F(xiàn)PGA進(jìn)行處理后輸入至SRAM，SRAM的輸出與D/A轉(zhuǎn)換器信號(hào)連接；所述的FPGA由鎖相環(huán)、相位累加器和除法器組成；鎖相環(huán)接收晶振輸入的時(shí)鐘信號(hào)， 鎖相環(huán)輸出的信號(hào)作為相位累加器的時(shí)鐘，相位累加器接收外部輸入的頻率字，相位累加器的輸出作為除法器的輸入，除法器輸出信號(hào)作為FPGA的輸出。
專利摘要本實(shí)用新型公布了一種改進(jìn)型DDS信號(hào)發(fā)生器。目前DDS信號(hào)發(fā)生器要產(chǎn)生低頻頻率信號(hào)和實(shí)現(xiàn)低頻率步進(jìn)，需要使用很大的存儲(chǔ)空間。本實(shí)用新型包括晶振、FPGA、SRAM和D/A轉(zhuǎn)換器。FPGA接收晶振輸入的時(shí)鐘信號(hào)和外部輸入的頻率字，F(xiàn)PGA進(jìn)行處理后輸入至SRAM，SRAM的輸出與D/A轉(zhuǎn)換器信號(hào)連接。FPGA由鎖相環(huán)、相位累加器和除法器組成；鎖相環(huán)接收晶振輸入的時(shí)鐘信號(hào)，鎖相環(huán)輸出的信號(hào)作為相位累加器的時(shí)鐘，相位累加器接收外部輸入的頻率字，相位累加器的輸出作為除法器的輸入，除法器輸出信號(hào)作為FPGA的輸出。本實(shí)用新型減小了波形存儲(chǔ)器的容量，降低了頻率步進(jìn)值。
文檔編號(hào)H03L7/18GK202334494SQ201120480848
公開(kāi)日2012年7月11日 申請(qǐng)日期2011年11月28日 優(yōu)先權(quán)日2011年11月28日
發(fā)明者何志偉, 鄒宏, 高明煜, 黃健, 黃繼業(yè) 申請(qǐng)人:杭州電子科技大學(xué)