專利名稱：Pll頻率合成器的制作方法
PLL頻率合成器技術(shù)領(lǐng)域
本發(fā)明主要涉及作為半導(dǎo)體集成電路的在無線通信裝置、無線測(cè)定器等中使用的 PLL (Phase-Locked Loop)頻率合成器。
背景技術(shù)：
近年來，隨著半導(dǎo)體的微細(xì)化、高速化，取代使用充電泵電路并以模擬電壓控制輸出頻率的模擬PLL頻率合成器，而正研究以數(shù)字方式控制電壓控制振蕩器的數(shù)字PLL頻率合成器(例如，參照專利文獻(xiàn)1、2，非專利文獻(xiàn)1)。
使用附圖對(duì)以往的數(shù)字PLL頻率合成器的動(dòng)作進(jìn)行說明。圖17是表示以往的數(shù)字PLL頻率合成器100的構(gòu)成的框圖。在該圖中，111是累積加法器，112是相位比較器， 113是數(shù)字環(huán)路濾波器，114是增益調(diào)整器，115是數(shù)字控制振蕩器，121是正弦波數(shù)字變換器，116是計(jì)數(shù)器，117以及120是鎖存電路，118是數(shù)字相位檢測(cè)器，119是重新計(jì)時(shí)電路。
向數(shù)字PLL頻率合成器100輸入來自外部的基準(zhǔn)水晶振蕩器的基準(zhǔn)信號(hào)FREFJP 來自外部的寄存器等的頻率控制字FCW。在累積加法器111中，通過按照基準(zhǔn)信號(hào)FREF的每周期來累積頻率控制字FCW，由此得到基準(zhǔn)相位信息RrDO。在此，[k]是指對(duì)應(yīng)于驅(qū)動(dòng)累積加法器111的時(shí)鐘的第k個(gè)(k為整數(shù))的遷移而輸出的信號(hào)。
此外，頻率控制字FCW是基準(zhǔn)信號(hào)FREF的頻率與數(shù)字控制振蕩器115的輸出信號(hào)的所希望頻率之比。即，若將數(shù)字控制振蕩器115的輸出信號(hào)的所希望頻率設(shè)為fosc，將基準(zhǔn)信號(hào)FREFl的頻率設(shè)為fr，則表示為fosc = FCWX fr。另外，一般而言，F(xiàn)CW包括小數(shù)值，fosc被設(shè)定為比fr更高的頻率。
數(shù)字控制振蕩器115的輸出信號(hào)在正弦波數(shù)字變換器121中，被從正弦波變換為數(shù)字時(shí)鐘信號(hào)CKV。在計(jì)數(shù)器116中，對(duì)時(shí)鐘信號(hào)CKV的上升沿(‘0' 1'的時(shí)鐘遷移)的數(shù)量進(jìn)行計(jì)數(shù)，輸出與時(shí)鐘信號(hào)CKV的上升沿同步變化的計(jì)數(shù)值Rv[i]。在此，[i] 是指對(duì)應(yīng)于時(shí)鐘信號(hào)CKV的第i個(gè)(i為整數(shù))遷移而輸出的信號(hào)。在鎖存電路117中，該計(jì)數(shù)值Rv [i]按照基準(zhǔn)信號(hào)FREF的每個(gè)周期被鎖存，并作為振蕩信號(hào)相位信息Rv [k]而輸出ο
進(jìn)而，由數(shù)字相位檢測(cè)器118檢測(cè)基準(zhǔn)信號(hào)FREF與時(shí)鐘信號(hào)CKV的小的(時(shí)鐘信號(hào)CKV的周期以下的分辨率的)相位差ε，按照基準(zhǔn)信號(hào)FREF的每個(gè)周期在鎖存電路120 中積蓄，并作為ε [k]而輸出。
通過在相位比較器112中對(duì)這些相位信息Rr [k]、Rv [k]、ε [k]進(jìn)行加減法運(yùn)算， 從而得到基準(zhǔn)信號(hào)FREF、與作為數(shù)字控制振蕩器115的輸出的時(shí)鐘信號(hào)CKV的相位誤差信號(hào)PHE DO。相位誤差信號(hào)PHE [k]通過數(shù)字環(huán)路濾波器113被去掉高頻分量，經(jīng)由增益調(diào)整器114進(jìn)行了振蕩器的增益調(diào)整等的處理后，返回到振蕩器115，控制振蕩器115的頻率。
圖18是專利文獻(xiàn)2、非專利文獻(xiàn)1的圖4. 13等中公開的數(shù)字相位檢測(cè)器118的框圖，圖19是圖18的時(shí)間數(shù)字變換器(TDC)401的框圖，圖20(a)以及圖20(b)是用于說明在圖18所示的數(shù)字相位檢測(cè)器118中計(jì)算相位差ε的結(jié)構(gòu)的時(shí)間圖。5
根據(jù)圖19，TDC401由L級(jí)(L為2以上的整數(shù))的串聯(lián)連接的延遲電路502、將各延遲電路502的輸出作為輸入的L個(gè)鎖存電路504、接受L個(gè)鎖存輸出Q(O) Q(L-I)的沿檢測(cè)器構(gòu)成。
如圖19所示，通過對(duì)第1級(jí)的延遲電路502輸入由振蕩器115的輸出信號(hào)生成的時(shí)鐘信號(hào)CKV，并對(duì)鎖存電路504的時(shí)鐘使用基準(zhǔn)信號(hào)FREF，從而對(duì)與時(shí)鐘信號(hào)CKV和基準(zhǔn)信號(hào)FREF的相位差相關(guān)的信息進(jìn)行了數(shù)字變換而得到的值Q(O) Q(L-I)從各鎖存電路504輸出。圖19的沿檢測(cè)器根據(jù)這些值求出時(shí)鐘信號(hào)CKV的上升沿的相位信息(圖18 的ATr)與時(shí)鐘信號(hào)CKV的下降沿的相位信息(圖18的ΔΤ ·)，并將其輸出到圖18的標(biāo)準(zhǔn)化電路(NORM) 402。在標(biāo)準(zhǔn)化電路(NORM) 402中，基于Δ Tf與Δ Tr的值，計(jì)算出以時(shí)鐘信號(hào)CKV的1周期的時(shí)間標(biāo)準(zhǔn)化了的基準(zhǔn)信號(hào)FREF的上升沿與緊隨其后的時(shí)鐘信號(hào)CKV 的上升沿的相位差“ ε ”。具體地說，例如如圖20(a)以及圖20(b)所示，在Δ Tr彡ATf 的情況下計(jì)算為ε = 1-ΔΤΓ//2(ΔΤ ·-ΔΤΓ)，在Δ Tr > ATf的情況下計(jì)算為ε = l-ATr/2(ATr-ATf)0此外，由于ΔΤ \ Δ Tr的時(shí)間分辨率是圖19的1級(jí)延遲電路的延遲時(shí)間的分辨率，所以相位差ε也被規(guī)定為相同的時(shí)間分辨率。
一般而言，由振蕩器115的輸出信號(hào)生成的時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF是非同步的，所以若要用基準(zhǔn)信號(hào)FREF將與時(shí)鐘信號(hào)CKV的上升沿同步變化的鎖存電路117的輸入數(shù)據(jù)Rv[i]保持原樣地鎖存，則存在產(chǎn)生所謂的亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)。例如，如圖22(a)所示，若基準(zhǔn)信號(hào)FREF與時(shí)鐘信號(hào)CKV各自的上升沿接近，Δ Tr靠近鎖存電路117所需的準(zhǔn)備時(shí)間或保持時(shí)間以下，則產(chǎn)生下述情況產(chǎn)生亞穩(wěn)態(tài)狀態(tài)，不能用基準(zhǔn)信號(hào)FREF正確地鎖存在時(shí)鐘信號(hào)CKV的上升沿變化的數(shù)據(jù)。
因此，在專利文獻(xiàn)1、非專利文獻(xiàn)1中為了避免該危險(xiǎn)，如圖17所示，通過用時(shí)鐘信號(hào)CKV鎖存基準(zhǔn)信號(hào)FREF，從而在重新計(jì)時(shí)電路119中生成與時(shí)鐘信號(hào)CKV同步、并與基準(zhǔn)信號(hào)FREF大致相同周期的時(shí)鐘信號(hào)CKR，用該被重新計(jì)時(shí)的時(shí)鐘信號(hào)CKR來驅(qū)動(dòng)鎖存電路 117、累積加法器111、鎖存電路120。
圖21是重新計(jì)時(shí)電路119的內(nèi)部構(gòu)成例，在非專利文獻(xiàn)1的圖4. 24中也記載了相同的構(gòu)成。在圖21中，1190是選擇部，1191 1194是鎖存電路，QP、QN、QNP是鎖存電路 1191、1192、1193各自的輸出信號(hào)。
如上所述，時(shí)鐘信號(hào)CKR是通過用由振蕩器115的輸出信號(hào)生成的時(shí)鐘信號(hào)CKV 對(duì)基準(zhǔn)信號(hào)FREF進(jìn)行鎖存而生成的，但若要僅在時(shí)鐘信號(hào)CKV的上升沿和下降沿的某一方對(duì)基準(zhǔn)信號(hào)FREF進(jìn)行鎖存，則存在在進(jìn)行重新計(jì)時(shí)時(shí)也產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)性。例如， 若要始終在時(shí)鐘信號(hào)CKV的上升沿對(duì)基準(zhǔn)信號(hào)FREF進(jìn)行鎖存并重新計(jì)時(shí)，則如圖22 (a)所示，在基準(zhǔn)信號(hào)FREF與時(shí)鐘信號(hào)CKV各自的上升沿接近，Δ Tr靠近鎖存電路所需的準(zhǔn)備時(shí)間或保持時(shí)間以下時(shí)，產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)變高。另一方面，若要始終在時(shí)鐘信號(hào)CKV的下降沿對(duì)基準(zhǔn)信號(hào)FREF進(jìn)行鎖存并重新計(jì)時(shí)，則如圖22 (b)所示，在基準(zhǔn)信號(hào)FREF的上升沿與時(shí)鐘信號(hào)CKV的下降沿接近，ATf靠近鎖存電路所需的準(zhǔn)備時(shí)間或保持時(shí)間以下時(shí)， 產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)變高。
為了避免這些危險(xiǎn)始終進(jìn)行穩(wěn)定的重新計(jì)時(shí)，在重新計(jì)時(shí)電路119中，如圖21所示準(zhǔn)備分別在時(shí)鐘信號(hào)CKV的上升沿鎖存基準(zhǔn)信號(hào)FREF，在下降沿鎖存基準(zhǔn)信號(hào)FREF的鎖存電路1191、1192，使用根據(jù)基準(zhǔn)信號(hào)FREF與時(shí)鐘信號(hào)CKV的相位差ε的值而從數(shù)字相位檢測(cè)器118輸出的選擇信號(hào)SEL EDGE，選擇在難以變?yōu)閬喎€(wěn)態(tài)狀態(tài)的時(shí)鐘信號(hào)CKV的沿鎖存的系統(tǒng)的信號(hào)，進(jìn)一步在時(shí)鐘信號(hào)CKV的上升沿對(duì)所選擇的信號(hào)CK進(jìn)行鎖存，生成時(shí)鐘信號(hào)CKR。
圖23是表示以設(shè)為FCW = 3. 5的情況為例，輸出PLL收斂于所希望的頻率的狀況下的基準(zhǔn)信號(hào)FREF與時(shí)鐘信號(hào)CKV的某一相位關(guān)系時(shí)的相位誤差信號(hào)PHE [k]為止的各信號(hào)的變化的樣子的時(shí)間圖。
在圖23中，首先，對(duì)基準(zhǔn)信號(hào)FREF的第η個(gè)上升沿附近的信號(hào)變化進(jìn)行說明?；鶞?zhǔn)信號(hào)FREF的第η個(gè)上升沿與緊隨其后的時(shí)鐘信號(hào)CKV的上升沿的相位差(時(shí)間差)接近時(shí)鐘信號(hào)CKV的大致1周期，成為以時(shí)鐘信號(hào)CKV的1周期時(shí)間標(biāo)準(zhǔn)化了的相位差(時(shí)間差)ε — 1。在該情況下，基準(zhǔn)信號(hào)FREF與時(shí)鐘信號(hào)CKV的上升沿彼此如圖所示接近，相比之下基準(zhǔn)信號(hào)FREF的上升沿與時(shí)鐘信號(hào)CKV的下降沿遠(yuǎn)離，在圖21的重新計(jì)時(shí)電路的選擇部1190中選擇信號(hào)QNP側(cè)，將此進(jìn)一步在鎖存電路1194中進(jìn)行鎖存而生成時(shí)鐘信號(hào) CKR0然后，在該時(shí)鐘信號(hào)CKR的上升沿，圖17的計(jì)數(shù)器116的輸出Rv[i]、累積加法器111 的運(yùn)算值、數(shù)字相位檢測(cè)器118的輸出ε分別被鎖存，輸出!Mk]、lMk]、ε &]，從相位比較器 112 輸出相位誤差 PHE [k] ( = Rr [k] -Rv [k] +ε [k])0
如上所述，由于FCW = 3. 5這一設(shè)定，所以在收斂于所希望的頻率的狀況下，如圖 23所示在基準(zhǔn)信號(hào)FREF的1周期內(nèi)存在約3. 5周期的CKV時(shí)鐘。因此，在基準(zhǔn)信號(hào)FREF 的接下來的(第n+1個(gè))上升沿附近成為ε —0.5。在該情況下，基準(zhǔn)信號(hào)FREF的上升沿與時(shí)鐘信號(hào)CKV的下降沿接近，相比之下基準(zhǔn)信號(hào)FREF與時(shí)鐘信號(hào)CKV的上升沿彼此成為遠(yuǎn)離的相位關(guān)系，所以在圖21的重新計(jì)時(shí)電路的選擇部1190中選擇信號(hào)QP側(cè)，將此進(jìn)一步在鎖存電路1194中進(jìn)行鎖存而生成時(shí)鐘信號(hào)CKR。然后，在該時(shí)鐘信號(hào)CKR的上升沿，圖17的計(jì)數(shù)器116的輸出Rv[i]、累積加法器111的運(yùn)算值、數(shù)字相位檢測(cè)器118的輸出ε分別被鎖存，輸出IMk]、Rr [k]、ε l·]，從相位比較器112輸出相位誤差PHE[k]( = Rr[k]-Rv[k]+ ε [k])。
在先技術(shù)文獻(xiàn)
專利文獻(xiàn)
專利文獻(xiàn)1 美國專利第63沈851號(hào)說明書
專利文獻(xiàn)2 特開2002-76886號(hào)公報(bào)
專利文獻(xiàn)3 特開2010-21686號(hào)公報(bào)
專利文獻(xiàn)4 特開2010-119077號(hào)公報(bào)
非專利文獻(xiàn)
非專利文獻(xiàn)1 :R. B. STASZEffSKI and P. Τ. BALSARA, “ ALL-DIGITAL FREQUENCY SYNTHESIZER IN DEEP-SUBMICRON CMOS"，Chap. 4，John Wiley and Sons,Inc，2006發(fā)明內(nèi)容
發(fā)明所要解決的課題
如上所述，在以往的數(shù)字PLL頻率合成器100中，在由振蕩器115的輸出信號(hào)生成的時(shí)鐘信號(hào)CKV的上升沿與下降沿這兩方對(duì)基準(zhǔn)信號(hào)FREF進(jìn)行鎖存，根據(jù)基準(zhǔn)信號(hào)FREF 與時(shí)鐘信號(hào)CKV的相位差選擇產(chǎn)生亞穩(wěn)態(tài)產(chǎn)生的危險(xiǎn)少的一側(cè)的鎖定信號(hào)來生成時(shí)鐘信號(hào)CKR，用時(shí)鐘信號(hào)CKR對(duì)包括鎖存電路117在內(nèi)的各模塊的鎖存電路進(jìn)行驅(qū)動(dòng)，從而避免了時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF的非同步引起的鎖存電路117中的亞穩(wěn)態(tài)狀態(tài)的產(chǎn)生的危險(xiǎn)。然而，為了穩(wěn)定地進(jìn)行重新計(jì)時(shí)，如圖21所示，需要使用以比基準(zhǔn)信號(hào)FREF高速的時(shí)鐘信號(hào)CKV驅(qū)動(dòng)的多個(gè)鎖存電路1191 1194的重新計(jì)時(shí)電路119。因此，在以往的數(shù)字 PLL頻率合成器100中，為了避免鎖存電路117的亞穩(wěn)態(tài)狀態(tài)，存在耗電增大的問題。
本發(fā)明是鑒于上述提及的問題點(diǎn)而做出的發(fā)明，其目的在于提供一種與以往相比耗電少，并且也能避免由振蕩器的輸出信號(hào)與基準(zhǔn)信號(hào)的非同步而引起的產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的問題的數(shù)字PLL頻率合成器。
用于解決課題的手段
為了解決上述課題，在本發(fā)明中采用了下面的解決手段。即，采用下面的結(jié)構(gòu)PLL 頻率合成器具備輸出與數(shù)字控制碼對(duì)應(yīng)的振蕩頻率的振蕩信號(hào)的數(shù)字控制振蕩器；對(duì)振蕩信號(hào)的波數(shù)進(jìn)行計(jì)數(shù)并輸出其計(jì)數(shù)值的計(jì)數(shù)器部；按照基準(zhǔn)信號(hào)的1周期對(duì)計(jì)數(shù)值進(jìn)行鎖存，并將其值作為第1振蕩信號(hào)相位信息而輸出的第1鎖存部；推斷第1鎖存部的輸出值，將其作為第2振蕩信號(hào)相位信息而輸出的振蕩信號(hào)相位信息推斷部；將基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位差值作為數(shù)字值而輸出的數(shù)字相位檢測(cè)器；按照基準(zhǔn)信號(hào)的1周期對(duì)相位差值進(jìn)行鎖存，并將其值作為相位差信息而輸出的第2鎖存部；根據(jù)鎖定檢測(cè)信號(hào)，將輸出信號(hào)從第1振蕩信號(hào)相位信息切換為第2振蕩信號(hào)相位信息的選擇部；按照基準(zhǔn)信號(hào)的 1周期對(duì)選擇部的輸出進(jìn)行鎖存，并將其值作為第3振蕩信號(hào)相位信息而輸出的第3鎖存部；按照基準(zhǔn)信號(hào)的1周期，對(duì)用于設(shè)定振蕩器的振蕩頻率的頻率控制字進(jìn)行累積加法運(yùn)算，并將其值作為基準(zhǔn)相位信息而輸出的累積加法器；根據(jù)基準(zhǔn)相位信息、相位差信息與第 3振蕩信號(hào)相位信息計(jì)算相位誤差，并輸出相位誤差信號(hào)的相位比較器；和被賦予相位比較器的輸出信號(hào)，輸出數(shù)字控制碼的振蕩頻率控制部。
根據(jù)上述結(jié)構(gòu)，PLL頻率合成器由于不使用在通常狀態(tài)(鎖定狀態(tài))下存在產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)的第1鎖存部的輸出，所以能避免即使不使用以往那樣的重新計(jì)時(shí)電路也產(chǎn)生因輸出信號(hào)與基準(zhǔn)信號(hào)的非同步所引起的亞穩(wěn)態(tài)狀態(tài)的問題。另外，由于也不需要用于重新計(jì)時(shí)的進(jìn)行高速動(dòng)作的鎖存電路，所以與以往相比能降低耗電。
另外，本發(fā)明的PLL頻率合成器由于在通常狀態(tài)(鎖定狀態(tài))下不使用計(jì)數(shù)器的輸出，所以在選擇部進(jìn)入選擇第2振蕩信號(hào)相位信息的模式的情況下，也可以使計(jì)數(shù)器動(dòng)作停止。
根據(jù)上述結(jié)構(gòu)，PLL頻率合成器在通常狀態(tài)(鎖定狀態(tài))下能使以高速的振蕩信號(hào)時(shí)鐘驅(qū)動(dòng)的計(jì)數(shù)器動(dòng)作停止，從而能進(jìn)一步降低耗電。
或者，PLL頻率合成器具備輸出與數(shù)字控制碼對(duì)應(yīng)的振蕩頻率的振蕩信號(hào)的數(shù)字控制振蕩器；對(duì)振蕩信號(hào)的波數(shù)進(jìn)行計(jì)數(shù)并輸出其計(jì)數(shù)值的計(jì)數(shù)器部；使用第1時(shí)鐘信號(hào)并按照基準(zhǔn)信號(hào)的1周期對(duì)計(jì)數(shù)值進(jìn)行鎖存，將其值作為第1振蕩信號(hào)相位信息而輸出的第1鎖存部；將基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位差值作為數(shù)字值而輸出的數(shù)字相位檢測(cè)器；按照基準(zhǔn)信號(hào)的1周期對(duì)相位差值進(jìn)行鎖存并將其值作為相位差信息而輸出的第2鎖存部；使用第2時(shí)鐘信號(hào)對(duì)計(jì)數(shù)值進(jìn)行鎖存，將用第1時(shí)鐘并按照基準(zhǔn)信號(hào)的1周期對(duì)上述鎖存的進(jìn)行鎖存而得到的值作為第2振蕩信號(hào)相位信息而輸出的第3鎖存部；根據(jù)相位差信息，從對(duì)第1振蕩信號(hào)相位信息、第2振蕩信號(hào)相位信息、第2振蕩信號(hào)相位信息加上規(guī)定值而得到的值之中選擇任一個(gè)，并將該值作為第3振蕩信號(hào)相位信息而輸出的選擇部； 按照基準(zhǔn)信號(hào)的1周期，對(duì)用于設(shè)定振蕩器的振蕩頻率的頻率控制字進(jìn)行累積加法運(yùn)算， 將其值作為基準(zhǔn)相位信息而輸出的累積加法器；根據(jù)基準(zhǔn)相位信息、相位差信息與第3振蕩信號(hào)相位信息，計(jì)算出相位誤差并輸出相位誤差信號(hào)的相位比較器；和被賦予相位比較器的輸出信號(hào)，輸出數(shù)字控制碼的振蕩頻率控制部。
根據(jù)上述結(jié)構(gòu)，PLL頻率合成器使用以分別不同時(shí)鐘對(duì)計(jì)數(shù)值進(jìn)行鎖存的兩個(gè)鎖存電路，根據(jù)相位差信息，選擇使用產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)性少的一側(cè)的鎖存輸出，所以能避免即使不使用以往那樣的重新計(jì)時(shí)電路也會(huì)產(chǎn)生因輸出信號(hào)與基準(zhǔn)信號(hào)的非同步所引起的亞穩(wěn)態(tài)狀態(tài)的問題。另外，由于也不需要用于重新計(jì)時(shí)的進(jìn)行高速動(dòng)作的鎖存電路，所以與以往相比也能降低耗電。
發(fā)明效果
根據(jù)本發(fā)明，能提供一種與以往相比耗電少，并且也能避免由振蕩器的輸出信號(hào)而生成的時(shí)鐘信號(hào)與基準(zhǔn)信號(hào)的非同步所引起的產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的問題的數(shù)字PLL頻率合成器。


圖1是表示本發(fā)明的第1實(shí)施方式所涉及的數(shù)字PLL頻率合成器的示意結(jié)構(gòu)的框圖。
圖2是表示本發(fā)明的第1實(shí)施方式所涉及的振蕩信號(hào)相位信息推斷部的示意結(jié)構(gòu)的框圖。
圖3是用于對(duì)本發(fā)明的第1實(shí)施方式所涉及的振蕩信號(hào)相位信息推斷的原理進(jìn)行說明的時(shí)間圖。
圖4是表示本發(fā)明的第1實(shí)施方式所涉及的鎖存判斷電路的示意結(jié)構(gòu)的框圖。
圖5是用于對(duì)圖4的鎖存判斷電路的動(dòng)作進(jìn)行說明的流程圖。
圖6是表示數(shù)字PLL頻率合成器的比較例的構(gòu)成的框圖。
圖7是表示本發(fā)明的第1實(shí)施方式等所涉及的數(shù)字PLL頻率合成器的動(dòng)作的模擬結(jié)果的圖。
圖8是表示本發(fā)明的第1實(shí)施方式所涉及的數(shù)字PLL頻率合成器的變形例的框圖。
圖9是表示本發(fā)明的第2實(shí)施方式所涉及的數(shù)字PLL頻率合成器的示意結(jié)構(gòu)的框圖。
圖10是表示圖9中的振蕩信號(hào)相位信息選擇部的示意結(jié)構(gòu)的框圖。
圖11是用于對(duì)本發(fā)明的第2實(shí)施方式所涉及的振蕩信號(hào)相位信息選擇部的選擇方法進(jìn)行說明的時(shí)間圖。
圖12是表示本發(fā)明的第2實(shí)施方式所涉及的數(shù)字PLL頻率合成器的變形例的框圖。
圖13是表示圖12中的振蕩信號(hào)相位信息選擇部的示意結(jié)構(gòu)的框圖。
圖14是用于對(duì)本發(fā)明的第2實(shí)施方式所涉及的變形例的振蕩信號(hào)相位信息選擇部的選擇方法進(jìn)行說明的時(shí)間圖。9
圖15是表示本發(fā)明的應(yīng)用例所涉及的無線通信設(shè)備的示意結(jié)構(gòu)的框圖。
圖16是搭載了圖15的無線通信設(shè)備的電視機(jī)的立體圖。
圖17是表示以往的數(shù)字PLL頻率合成器的示意結(jié)構(gòu)的框圖。
圖18是表示數(shù)字相位檢測(cè)器的示意結(jié)構(gòu)的框圖。
圖19是表示數(shù)字相位檢測(cè)器所涉及的時(shí)間數(shù)字變換器(TDC)的示意結(jié)構(gòu)的框圖。
圖20 (a)以及(b)是用于對(duì)在數(shù)字相位檢測(cè)器中計(jì)算相位差ε的結(jié)構(gòu)進(jìn)行說明的時(shí)間圖。
圖21是表示在以往的數(shù)字PLL頻率合成器中使用的重新計(jì)時(shí)電路的示意結(jié)構(gòu)的框圖。
圖22(a)以及(b)是表示基準(zhǔn)信號(hào)FREF與由振蕩器輸出生成的時(shí)鐘信號(hào)CKV的相位關(guān)系的一個(gè)例子的時(shí)間圖。
圖23是用于對(duì)重新計(jì)時(shí)電路的動(dòng)作進(jìn)行說明的時(shí)間圖。
具體實(shí)施方式
以下，參照附圖對(duì)本發(fā)明的實(shí)施方式詳細(xì)進(jìn)行說明。此外，在實(shí)施方式中，對(duì)與背景技術(shù)中的以往的數(shù)字PLL頻率合成器相同的構(gòu)成要素標(biāo)記相同的符號(hào)，由于在背景技術(shù)中進(jìn)行了說明，因此盡量省略其說明。
《第1實(shí)施方式》
圖1是表示本發(fā)明的第1實(shí)施方式所涉及的數(shù)字PLL頻率合成器的示意結(jié)構(gòu)的框圖。在圖1中，數(shù)字PLL頻率合成器101與以往的數(shù)字PLL頻率合成器100相同，具有累積加法器111、相位比較器112、數(shù)字環(huán)路濾波器113、增益調(diào)整器114、數(shù)字控制振蕩器115、正弦波數(shù)字變換器121、鎖存電路117、數(shù)字相位檢測(cè)器118，但不具有以往一直使用的重新計(jì)時(shí)電路。另外，數(shù)字PLL頻率合成器101還具備帶使能端子的計(jì)數(shù)器10、選擇部12、鎖存電路13、和振蕩信號(hào)相位信息推斷部20。
如圖1所示，與以往不同，數(shù)字PLL頻率合成器101不進(jìn)行重新計(jì)時(shí)，而是將基準(zhǔn)信號(hào)FREF本身用作累積加法器111、鎖存電路117、13、和振蕩信號(hào)相位信息推斷部20的驅(qū)動(dòng)時(shí)鐘。因此，在鎖存電路117中，留下了產(chǎn)生由振蕩器115的輸出信號(hào)生成的時(shí)鐘信號(hào) CKV與基準(zhǔn)信號(hào)FREF的非同步所引起的亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)。因此，在產(chǎn)生了亞穩(wěn)態(tài)狀態(tài)的情況下，存在鎖存電路117將錯(cuò)誤的值作為第1振蕩信號(hào)相位信息而輸出的可能性。其中， 亞穩(wěn)態(tài)狀態(tài)如圖22(a)所示，是在時(shí)鐘信號(hào)CKV的上升沿與基準(zhǔn)信號(hào)FREF的上升沿接近， 其間的時(shí)間差ΔΤι·為鎖存電路117所需的準(zhǔn)備時(shí)間或保持時(shí)間以下的情況下產(chǎn)生的。一般而言，圖22(a)的ATr為鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間以下的情形，與不是這樣的情形、g卩ATr大于鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的情形相比較少。因此，鎖存電路117輸出錯(cuò)誤的值的頻度一般低于輸出正確的值的頻度。
圖2是表示振蕩信號(hào)相位信息推斷部20的構(gòu)成例的框圖。在圖2中，201是鎖存電路，202、203、205是減法器，204是舍入(丸力)電路，206是加法器。圖2的振蕩信號(hào)相位信息推斷部20，用減法器202計(jì)算以基準(zhǔn)信號(hào)FREF的第k+Ι個(gè)的遷移(上升沿)與緊隨其后的時(shí)鐘信號(hào)CKV的上升沿的時(shí)鐘信號(hào)CKV的1周期時(shí)間進(jìn)行了標(biāo)準(zhǔn)化的相位差(時(shí)間差)ε [k+1]、和基準(zhǔn)信號(hào)FREF的1周期前的第k個(gè)相位差ε [k]之差(ε DO- ε [k+1])，根據(jù)其計(jì)算值進(jìn)一步用減法器203減去FCW的小數(shù)部的值FCWF后，將其值用舍入電路204 舍入，將0或者1的值輸出到減法器205，在將其輸入值用減法器205從FCW的整數(shù)部的值 FCffI減去后，將其值用加法器206加到鎖存電路13的輸出而得到值Rv_eStDi+l]，將值Rv_ est[k+l]推斷為在基準(zhǔn)信號(hào)FREF的第k+Ι個(gè)上升沿用鎖存電路117正確地鎖存的情況的值，并將該值作為第2振蕩信號(hào)相位信息輸出。
選擇部12利用在未圖示的外部的鎖定檢測(cè)器中作為判斷PLL是否為規(guī)定的穩(wěn)定狀態(tài)(例如PLL收斂于所希望的頻率的狀態(tài))的結(jié)果而輸出的鎖定檢測(cè)信號(hào)LD，到PLL成為穩(wěn)定狀態(tài)經(jīng)過規(guī)定時(shí)間為止，選擇鎖存電路117的輸出即第1振蕩信號(hào)相位信息Rv，在 PLL成為穩(wěn)定狀態(tài)經(jīng)過了規(guī)定時(shí)間的情況下，選擇振蕩信號(hào)相位信息推斷部20的輸出即第 2振蕩信號(hào)相位信息Rv_est，并將其輸出到鎖存電路13。然后，鎖存電路13對(duì)所選擇的信號(hào)進(jìn)行鎖存，將其輸出到相位比較器112與振蕩信號(hào)相位信息推斷部20。因此，在基準(zhǔn)信號(hào) FREF的第k+Ι個(gè)的遷移中選擇信號(hào)Rv[k+1](或者Rv_est[k+1])被輸入到鎖存電路13的時(shí)刻的鎖存電路13的輸出，是與其相比在基準(zhǔn)信號(hào)FREF的1周期前的鎖存電路117(或者振蕩信號(hào)相位信息推斷部20)的輸出Rv [k](或者Rv_est[k])。
圖3是為了對(duì)如上述那樣能推斷在基準(zhǔn)信號(hào)FREF的第k+Ι個(gè)上升沿正確地鎖存鎖存電路117的情況下的計(jì)數(shù)器值Rv R+1]的情況進(jìn)行說明，表示了以設(shè)定為FCW = 2. 5 的情況為例，PLL收斂于所希望的頻率的狀況下的基準(zhǔn)信號(hào)FREF與時(shí)鐘信號(hào)CKV的某一相位關(guān)系時(shí)的相位差ε、振蕩信號(hào)相位信息Rv、Rv_eSt等的變化的樣子的時(shí)間圖。
圖1的計(jì)數(shù)器10在時(shí)鐘信號(hào)CKV的上升沿被驅(qū)動(dòng)，使計(jì)數(shù)值增加。因此，基準(zhǔn)信號(hào)FREF的每個(gè)周期的計(jì)數(shù)值的增量相當(dāng)于該基準(zhǔn)信號(hào)FREF的1周期的區(qū)間內(nèi)存在的時(shí)鐘信號(hào)CKV的上升沿的數(shù)量。在PLL收斂于所希望的頻率的狀況下，若將FCW的整數(shù)部的值 (FCffI)表示為N，則基準(zhǔn)信號(hào)FREF的每個(gè)周期的各區(qū)間中的時(shí)鐘信號(hào)CKV的上升沿的數(shù)量如圖3所示為N或N+1。由于如上述那樣設(shè)定為FCW = 2. 5，所以在圖3中N = 2。
在圖3中，將基準(zhǔn)信號(hào)FREF的第m個(gè)上升沿到第m+1個(gè)上升沿為止的區(qū)間表示為區(qū)間m(m為整數(shù))。另外，將區(qū)間m到區(qū)間m+4為止的鎖存電路117的輸出Rv[k+1]分別表示為AO、A1、A2、A3、A4。區(qū)間m中的計(jì)數(shù)值的增量N+1在鎖存電路117中在第m+1個(gè)基準(zhǔn)信號(hào)FREF的上升沿被鎖存，所以緊隨第m+1個(gè)基準(zhǔn)信號(hào)FREF的上升沿之后的鎖存電路117 的輸出Al為A0+N+1。同樣，如圖3所示，緊隨第m+n個(gè)(η為2以上的整數(shù))的基準(zhǔn)信號(hào) FREF的上升沿之后的鎖存電路117的輸出An為Αη_1+(區(qū)間m+n-1中的計(jì)數(shù)值的增量)。 另外，由于鎖存電路117與鎖存電路13用相同的基準(zhǔn)信號(hào)FREF被同步地驅(qū)動(dòng)，所以圖1的選擇部12選擇了鎖存電路117的輸出的狀態(tài)下的鎖存電路13的輸出Rv[k]如圖3所示使鎖存電路117的輸出延遲基準(zhǔn)信號(hào)FREF的1周期。
接下來，對(duì)PLL收斂了的狀態(tài)下的基準(zhǔn)信號(hào)FREF的上升沿與緊隨其后的時(shí)鐘信號(hào) CKV的上升沿的相位差ε的變動(dòng)、和FCW的關(guān)系進(jìn)行說明。此外，如圖3所示，將基準(zhǔn)信號(hào) FREF的上升沿與緊挨之前的時(shí)鐘信號(hào)CKV的上升沿的時(shí)間差定義為Δ Tr，將時(shí)鐘信號(hào)CKV 的1周期的時(shí)間定義為Tv，將基準(zhǔn)信號(hào)FREF的上升沿與緊隨其后的時(shí)鐘信號(hào)CKV的上升沿的相位差ε定義為(Tv-Δ Tr)/Tv。另外，將FCW的整數(shù)部表示為FCWI，將小數(shù)部表示為 FCffF0在圖3的例子中，由于設(shè)為FCff = 2. 5，所以FCffI = 2，F(xiàn)CffF = 0. 5。
在PLL收斂于所希望的頻率的狀態(tài)下，基準(zhǔn)信號(hào)FREF的每1周期，存在大致FCW個(gè)時(shí)鐘信號(hào)CKV。因此，在設(shè)為FCW = 2. 5的情況下，由于存在大致2. 5個(gè)時(shí)鐘信號(hào)CKV，所以如圖3所示，在與第m個(gè)基準(zhǔn)信號(hào)FREF的上升沿對(duì)應(yīng)的相位差ε [m+1]約為0. 3的情況下，與接下來的第m+1個(gè)基準(zhǔn)信號(hào)FREF的上升沿對(duì)應(yīng)的相位差ε [m+2]從前次的相位差變化了大致FCWF( = 0. 5)的量的相位差，約為0. 8。
若用一般式表示圖3中表示了具體例的相位差ε的變化與FCWF的關(guān)系，則表示為
s[k+l]Nmod (s[k]-FCWF, 1)…(1)。
在此，mod(A，1)是指模運(yùn)算(A除以1的余數(shù))。例如，若A = 0. 3則mod(A, 1)= 0.3，若 A = -0. 2 貝丨Jmod(A，l) = 1-0.2 = 0.8。因此，ε [k+1]表示為
S[k+ 1] N S[k]-FCWF ( ε [k]-FCffF 彡 0 時(shí))…(2)
ε [k+1] Nl+ (s[k]-FCWF) (ε [k]-FCWF<0 時(shí))…⑶。
若將從輸出ε [k]減去圖2的鎖存電路201的輸入ε [k+1]而得到的值設(shè)為 Δ ε [k]，則由式(1)，表示為
As[k] = s[k]-s[k+l]
Ns[k]-mod (s[k]-FCWF, 1)…(4)。
接下來，對(duì)計(jì)數(shù)器10的計(jì)數(shù)值的增量(即，進(jìn)入到基準(zhǔn)信號(hào)FREF的1區(qū)間內(nèi)的時(shí)鐘信號(hào)CKV的上升沿的數(shù)量)、和ε的變動(dòng)的關(guān)系進(jìn)行說明。
根據(jù)圖3的第m個(gè)與第m+1個(gè)的基準(zhǔn)信號(hào)FREF的上升沿處的相位差ε的值的變動(dòng)(約0.34約0.8)、和區(qū)間m中的計(jì)數(shù)器10的計(jì)數(shù)值的增量的關(guān)系可知，在基準(zhǔn)信號(hào) FREF的某一區(qū)間k中的計(jì)數(shù)器10的計(jì)數(shù)值的增量為FCWI+1的情況下，Δ ε表示負(fù)的值。 換句話說這是指在△ ε的式中，模運(yùn)算值大于ε [k]0因此，在計(jì)數(shù)器10的計(jì)數(shù)值的增量為FCWI+1的情況下，由于ε [k]-FCffF < 0，所以根據(jù)式(3)，式(4)表示為
As[k]N8[k]- {1+ (s[k]-FCWF) }…(5)。
另一方面，根據(jù)圖3的第m+1個(gè)與第m+2個(gè)的基準(zhǔn)信號(hào)FREF的上升沿處的相位差 ε的值的變動(dòng)(約0.8 ^約0.3)、和區(qū)間m+1中的計(jì)數(shù)器10的計(jì)數(shù)值的增量的關(guān)系可知，在基準(zhǔn)信號(hào)FREF的某一區(qū)間k中的計(jì)數(shù)器10的計(jì)數(shù)值的增量為FCWI的情況下，Δ ε 表示0以上的值。換句話說這是指在Δ ε的式中，模運(yùn)算值在ε [k]以下。因此，在計(jì)數(shù)器10的計(jì)數(shù)值的增量為FCWI的情況下，根據(jù)式O)，式(4)表示為
As[k]N8[k]- (s[k]-FCWF) ... (6)。
因此，若使用進(jìn)位C (C = 0或者1)，將在第k+Ι個(gè)基準(zhǔn)信號(hào)FREF的上升沿被鎖存的鎖存電路117的正確的計(jì)數(shù)值Rv [k+Ι]表示為Rv [k+1] = Rv[k]+FCWI+C- (7)，則在C = 1時(shí)，根據(jù)式(5)，表示為
As[k]-FCWFN-1 ... (8)
在C = 0時(shí)，根據(jù)式(6)，表示為
As[k]-FCWFN0 …(9)。
由式(8)，在 C= 1 時(shí)，舍入了 Δ ε [k]-FCWF 的值 Round ( Δ ε [k] -FCWF)為 _1。另外，由式(9)，在C = O 時(shí)，舍入了 Δ ε [k]-FCWF 的值 Round (Δ ε ε [k]_FCWF)為 0。因此， 進(jìn)位C的值始終表示為
C = -Round ( Δ ε [k] -FCWF)... (10)。
因此，根據(jù)式(7)、式(10)，以下關(guān)系成立。
Rv[k+1] = Rv[k] +FCffI-Round(Δ ε [k]-FCWF) — (11)
本發(fā)明的第1實(shí)施方式所涉及的數(shù)字PLL頻率合成器附加了下述功能若鎖存電路117的前次的輸出值Rv[k]正確，則導(dǎo)出在本次的輸出值R4k+1]的正確的值、前次的輸出值RvDO、前次與本次的相位差的變動(dòng)Δ ε DO、FCW之間上述的式(11)的關(guān)系成立，使用圖1、圖2所示的鎖存電路117、選擇部12、鎖存電路13、振蕩信號(hào)相位信息推斷部20，通過式(11)推斷鎖存電路117正確進(jìn)行鎖存時(shí)的計(jì)數(shù)值。
此外，在本實(shí)施方式中，根據(jù)對(duì)應(yīng)于式(7)的進(jìn)位C的值，Δ ε與FCWF之間式⑶ 或者式(9)的關(guān)系成立，如式(10)所示，使用舍入，用Δ ε與FCWF決定了進(jìn)位C。S卩，按照若 Δ ε [k]-FCWF 彡-0. 5 則 C = 1、若 Δ ε [k]-FCWF > _0. 5 貝丨」C = 0 的方式?jīng)Q定了式(7) 的進(jìn)位C，但進(jìn)位C的決定方法當(dāng)然不限定于此。例如，雖然基本的△ ε的變動(dòng)量(以下， Δ ε的基準(zhǔn)值)為FCWF，但若將根據(jù)圖18的TDC401的時(shí)間分辨率、數(shù)字控制振蕩器115 本身的相位噪聲特性等推測(cè)的與Δ ε的基準(zhǔn)值的誤差設(shè)為E(Ε >0)，即能假設(shè)為FCWF-E < Δ ε < FCWF+E的情況下，若Δ ε [k]_FCWF彡-E則C = 0，在此外的情況下C = 1，使用比較電路，能將Δ ε [k]_FCWF與規(guī)定值比較，決定進(jìn)位C。
如上所述，由于留下在鎖存電路117中產(chǎn)生由振蕩器115的輸出信號(hào)生成的時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF的非同步所引起的亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)，所以不限于鎖存電路117 的前次的輸出值Rv[k]是始終正確的值。因此，在前次的輸出值Rv[k]錯(cuò)誤的情況下，使用該值的推斷值當(dāng)然也錯(cuò)誤，導(dǎo)致振蕩信號(hào)相位信息推斷部20會(huì)輸出錯(cuò)誤的推斷值。然而， 這也如上所述，亞穩(wěn)態(tài)狀態(tài)如圖22(a)所示，在時(shí)鐘信號(hào)CKV的上升沿與基準(zhǔn)信號(hào)FREF的上升沿接近，其間的時(shí)間差ΔΤι·在鎖存電路117所需的準(zhǔn)備時(shí)間或保持時(shí)間以下的情況下產(chǎn)生。雖然也取決于鎖存電路的性能，但一般而言，圖22(a)的ATr在鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間以下的情形與不是這樣的情形，即Δ 大于鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的情形相比較小。因此，鎖存電路117輸出錯(cuò)誤的值的頻度與輸出正確的值的頻度相比一般較低。至少，鎖存電路117不會(huì)始終輸出錯(cuò)誤的輸出值，一定會(huì)在某一時(shí)刻輸出正確的值。
通過根據(jù)鎖存電路117的正確的輸出值R4k]，由式(11)，推斷本次的鎖存電路 117的正確的輸出值，生成正確的推斷結(jié)果RV_eStDc+l]，使用該推斷結(jié)果來取代下次的第 k+2個(gè)基準(zhǔn)信號(hào)FREF的遷移中的鎖存電路117的輸出值Rv [k+Ι]，從而第k個(gè)基準(zhǔn)信號(hào)FREF 的遷移以后能始終將正確的振蕩信號(hào)相位信息輸出到相位比較器112。
因此，本發(fā)明的第1實(shí)施方式所涉及的數(shù)字PLL頻率合成器使用鎖定檢測(cè)信號(hào)LD 進(jìn)行前次的輸出值Rv[k]是否正確的判斷。
在鎖存電路117的輸出Rv[k]為錯(cuò)誤的值，該值被選擇部12選擇了的情況下，會(huì)將振蕩信號(hào)相位信息輸出到相位比較器112，雖然也取決于所希望的頻率精度的規(guī)格，但若在某程度上所希望的頻率精度嚴(yán)格，則認(rèn)為PLL不會(huì)收斂于所希望的頻率精度。故此，作為鎖定檢測(cè)的條件，例如將振蕩頻率收斂于所希望的頻率精度規(guī)定時(shí)間以上作為條件即可。 并且，在滿足上述條件的情況下，將鎖定檢測(cè)信號(hào)LD從未圖示鎖定檢測(cè)部輸出(將LD的值從1變更為0)，選擇部12在輸入了鎖定檢測(cè)信號(hào)LD (LD值為0)之后(或者LD值為0的期間持續(xù)了規(guī)定時(shí)間后)，立即將向鎖存電路13輸出的信號(hào)從鎖存電路117的輸出信號(hào)切換為振蕩信號(hào)相位信息推斷部20的輸出信號(hào)即可。
這樣一來，本發(fā)明的數(shù)字PLL頻率合成器在通常狀態(tài)(鎖定狀態(tài))下不使用存在產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)的鎖存電路117的輸出，所以能避免盡管不使用以往那樣的重新計(jì)時(shí)電路也產(chǎn)生因輸出信號(hào)CKV與基準(zhǔn)信號(hào)FREF的非同步所引起的亞穩(wěn)態(tài)狀態(tài)的問題。另外，由于也不需要用于重新計(jì)時(shí)的進(jìn)行高速動(dòng)作的鎖存電路，所以與以往相比能降低耗電。
另外，在選擇部12將其輸出信號(hào)從鎖存電路117的輸出信號(hào)切換到振蕩信號(hào)相位信息推斷部20的輸出信號(hào)后，由于不需要一直以來使用的計(jì)數(shù)器10，所以也可以將鎖定檢測(cè)信號(hào)LD或者與其相關(guān)的信號(hào)用作計(jì)數(shù)器10的使能信號(hào)，根據(jù)選擇部12的輸出信號(hào)的切換定時(shí)，使計(jì)數(shù)器動(dòng)作停止。
這樣，通過使以高速的時(shí)鐘信號(hào)CKV進(jìn)行動(dòng)作的計(jì)數(shù)器10停止，從而與以往的數(shù)字PLL頻率合成器相比，能進(jìn)一步降低耗電。
另外，在上述的說明中，將鎖定檢測(cè)的條件設(shè)為振蕩頻率收斂于所希望的頻率精度規(guī)定時(shí)間以上，并將該條件用作選擇部12中的信號(hào)切換條件，但選擇部12中的信號(hào)切換所使用的鎖定檢測(cè)的條件并不局限于此，例如，也可以將該條件設(shè)為鎖存電路117的輸出Rv的變動(dòng)收斂于規(guī)定的范圍內(nèi)規(guī)定時(shí)間以上。例如，如使用圖3等說明的那樣，在PLL 收斂于所希望的振蕩頻率精度的狀態(tài)下，Rv的變動(dòng)(鎖存電路117的輸出值的增量)FCWI 取FCWI+1的某一值。S卩，進(jìn)位C為0或者1。因此，在存在這些值以外的Rv的變動(dòng)的情況下，可以判斷前次或者本次的至少一方的輸出Rv的值錯(cuò)誤。相反，若Rv的變動(dòng)為FCWI或 FCWI+1，則前次的輸出Rv的值正確的可能性高。因此，例如，在鎖存電路117的輸出Rv的變動(dòng)為FCWI或FCWI+1的區(qū)間持續(xù)規(guī)定時(shí)間(例如，基準(zhǔn)信號(hào)FREF的1 周期)的情況下， 也可以將鎖定檢測(cè)信號(hào)LD從未圖示鎖定檢測(cè)部輸出(例如將LD的值從1變更為0)。
或者另外，也可以將鎖定檢測(cè)的條件設(shè)為例如比較鎖存電路117的輸出R4k+1] 與振蕩信號(hào)相位信息推斷部20的輸出RV_eStDc+l]，在值一致的情況下(或者一致狀態(tài)持續(xù)了規(guī)定時(shí)間的情況下)，將鎖定檢測(cè)信號(hào)LD自未圖示的鎖定檢測(cè)部輸出(例如將LD的值從1變更為0)。
在PLL頻率合成器的所希望的頻率精度的規(guī)格不嚴(yán)格的情況下，存在即使鎖存電路117的輸出Rv錯(cuò)誤也滿足所希望的頻率精度的情況。因此，像這樣在PLL頻率合成器的所希望的頻率精度的規(guī)格不嚴(yán)格的情況下，如上述的例子所示，優(yōu)選將鎖存電路117的輸出Rv的值用作鎖定檢測(cè)條件。
此外，如上述的例子所示，在將鎖存電路117的輸出Rv的值用作鎖定檢測(cè)條件的情況下，若根據(jù)選擇部12的輸出信號(hào)的切換定時(shí)，總是停止計(jì)數(shù)器10，則即使在因某些突發(fā)的外部干擾噪聲等而導(dǎo)致PLL的振蕩頻率偏離所希望值的情況下也輸出鎖定檢測(cè)信號(hào)LD。
因此，在將鎖存電路117的輸出Rv的值用作鎖定檢測(cè)條件的情況下，在根據(jù)選擇部12的輸出信號(hào)的切換定時(shí)使計(jì)數(shù)器10停止后，只要使計(jì)數(shù)器10間歇地動(dòng)作，來確認(rèn)PLL 的收斂狀態(tài)即可。
或者如上述那樣，也可以將使用了鎖存電路117的輸出Rv的值的鎖定檢測(cè)條件設(shè)為第1鎖定檢測(cè)條件，將振蕩頻率收斂于所希望的頻率精度規(guī)定時(shí)間以上設(shè)為第2鎖定檢測(cè)的條件，按照僅在同時(shí)滿足上述兩個(gè)鎖定檢測(cè)條件的情況下將鎖定檢測(cè)信號(hào)LD輸出給選擇部12或計(jì)數(shù)器10 (例如將LD的值從1變更為0)的方式，在鎖定檢測(cè)信號(hào)LD表現(xiàn)出鎖定狀態(tài)(值0)的期間使計(jì)數(shù)器10總是停止。
例如，如圖4所示，也可以設(shè)置鎖存判斷電路220，按照?qǐng)D5的流程，切換選擇部 12中的信號(hào)切換中使用的鎖定檢測(cè)信號(hào)LD，該鎖存判斷電路220將鎖存電路117的輸出 Rv[k+1]與鎖存電路117相同地用基準(zhǔn)信號(hào)FREF進(jìn)行鎖存而生成Rv DO，生成在RvR+1] 與Rv[k]之差上加上了相位信息推斷部20內(nèi)的舍入電路204的輸出而得到的信號(hào)ARv，輸出表示Δ Rv與FCWI之差的信號(hào)Rv_NG。
在第k個(gè)與第k+Ι個(gè)基準(zhǔn)信號(hào)FREF的上升沿處的鎖存電路117的輸出RvDO、 Rv[k+1]為正常的值的情況下，根據(jù)式(11)，以下關(guān)系成立
Rv[k+1]-Rv[k] +Round(Δ ε [k]-FCWF) = FCWI…(12)
因此，若鎖存判斷電路220的輸出Rv_NG為0，則在振蕩信號(hào)相位信息推斷部20推斷使用的RvDO的值正確，推斷值Rv_est[k+1]也為正確的值。
因此，將Rv_NG是0設(shè)為第1鎖定檢測(cè)條件，如圖5的流程所示，首先作為初始狀態(tài)，將第1鎖定檢測(cè)信號(hào)LD設(shè)為1 (Si)，判斷Rv_NG是否為0 (S2)，若為0則將LD從1變換為0，將選擇部12的輸出從鎖存電路117側(cè)切換為振蕩信號(hào)相位信息推斷部20側(cè)(S3)。對(duì)應(yīng)于此，使計(jì)數(shù)器10的動(dòng)作停止。然后，將通常經(jīng)常使用的鎖定條件(例如，振蕩頻率收斂于所希望的頻率精度規(guī)定時(shí)間以上)作為第2鎖定檢測(cè)條件，總是判斷與第2鎖定檢測(cè)條件對(duì)應(yīng)的第2鎖定檢測(cè)信號(hào)NLD是否從鎖定狀態(tài)切換為不鎖定的狀態(tài)(S4)，在偏離第2鎖定檢測(cè)條件的情況下，將第1鎖定檢測(cè)信號(hào)LD設(shè)為1 (Si)，重新開始計(jì)數(shù)器10的動(dòng)作，反復(fù) Rv_NG是否為0的判斷直到Rv_NG變?yōu)? (S2)。
這樣，關(guān)于鎖定檢測(cè)條件，能適用各種變化。作為一個(gè)例子，圖7表示在鎖存電路 117的輸出Rv的變動(dòng)是FCWI或FCWI+1的區(qū)間持續(xù)了規(guī)定時(shí)間(基準(zhǔn)信號(hào)FREF的1 周期)的情況下，輸出鎖定檢測(cè)信號(hào)LD的情況下的數(shù)字PLL頻率合成器101的動(dòng)作的模擬結(jié)果(相位噪聲特性)(圖7的(3))。此外，在圖7中，為了比較，一并表示以往的數(shù)字PLL頻率合成器100的動(dòng)作的模擬結(jié)果(圖7的(1))、如圖6所示的數(shù)字PLL頻率合成器99所示那樣不設(shè)置以往的重新計(jì)時(shí)電路119或本實(shí)施方式的振蕩信號(hào)相位信息推斷部20并簡單地用基準(zhǔn)信號(hào)FREF驅(qū)動(dòng)鎖存電路117的情況下的動(dòng)作的模擬結(jié)果(圖7的O))。另外， 在圖7的模擬結(jié)果(2) (3)中，模擬地附加了由鎖存電路117中的亞穩(wěn)態(tài)狀態(tài)的產(chǎn)生引起的輸出Rv的值的錯(cuò)誤，使得在相位差ε為0.01以下或0.99以上的情況下以1/2的概率輸出比Rv的正確的輸出值小1的值。在簡單地用基準(zhǔn)信號(hào)FREF驅(qū)動(dòng)鎖存電路117的情況下 (圖7的(2))，由于亞穩(wěn)態(tài)狀態(tài)所引起的誤差的產(chǎn)生會(huì)導(dǎo)致相位噪聲特性大幅惡化，在本實(shí)施方式的數(shù)字PLL頻率合成器101中，即使在鎖存電路117中時(shí)常產(chǎn)生由亞穩(wěn)態(tài)狀態(tài)引起15的誤差，也會(huì)沒有問題地表現(xiàn)出與使用了以往的重新計(jì)時(shí)電路119的數(shù)字PLL頻率合成器 100相同的相位噪聲特性。
此外，在上述的第1實(shí)施方式的數(shù)字PLL頻率合成器101中，對(duì)作為數(shù)字相位檢測(cè)器118的輸出信號(hào)的相位差ε進(jìn)行鎖存的電路僅是振蕩信號(hào)相位信息推斷部20內(nèi)的鎖存電路201 (相當(dāng)于圖17中的以往的鎖存電路120)，但鎖存電路的級(jí)數(shù)并不局限于此，只要輸入到相位比較器112的相位差ε與振蕩信號(hào)相位信息Rv(或者Rv_est)的定時(shí)關(guān)系與圖 3相同即可。
例如，也可以像圖8的數(shù)字PLL頻率合成器1012中的鎖存電路202、203那樣，在圖1的數(shù)字相位檢測(cè)器118-振蕩信號(hào)相位信息推斷部20間的路徑、和鎖存電路117-選擇部12間的路徑，插入相同數(shù)量的多個(gè)鎖存電路。
《第2實(shí)施方式》
圖9是表示本發(fā)明的第2實(shí)施方式所涉及的數(shù)字PLL頻率合成器102的示意結(jié)構(gòu)的框圖。在圖9中，數(shù)字PLL頻率合成器102與第1實(shí)施方式的數(shù)字PLL頻率合成器101 一樣，不具有以往一直使用的重新計(jì)時(shí)電路。另外，取代第1實(shí)施方式的數(shù)字PLL頻率合成器101的帶使能端子的計(jì)數(shù)器10，而使用與以往相同的計(jì)數(shù)器116。另外，取代第1實(shí)施方式的數(shù)字PLL頻率合成器101的選擇部12、鎖存電路13、和振蕩信號(hào)相位信息推斷部20，而具有振蕩信號(hào)相位信息選擇部70。
圖10是表示振蕩信號(hào)相位信息選擇部70的構(gòu)成例的框圖。如圖10所示，振蕩信號(hào)相位信息選擇部70具有在由振蕩器115的輸出信號(hào)生成的時(shí)鐘信號(hào)CKV的下降沿對(duì)從計(jì)數(shù)器116輸出的振蕩信號(hào)相位信息Rv[i]進(jìn)行鎖存的鎖存電路801 ；用基準(zhǔn)信號(hào)FREF對(duì)輸入信號(hào)進(jìn)行鎖存的多個(gè)鎖存電路802 807 ；加法器81 ；和選擇部80。
振蕩信號(hào)相位信息選擇部70在通過鎖存電路802與鎖存電路804用基準(zhǔn)信號(hào) FREF對(duì)鎖存電路801的輸出Rv_i [i]進(jìn)行了兩次鎖存后，將鎖存電路804的輸出Rv2輸入到加法器81與選擇部80。加法器81將Rv2加1而得到的值Rv3輸出到選擇部80。另外，另一方面，在通過鎖存電路803與鎖存電路805用基準(zhǔn)信號(hào)FREF對(duì)振蕩信號(hào)相位信息Rv [i] 進(jìn)行了兩次鎖定后，將鎖存電路805的輸出Rvl輸入到選擇部80。在此，將鎖存電路802的輸出設(shè)為RvR+2]a，將鎖存電路803的輸出設(shè)為RvR+2]b。
如在以往的課題中也描述過的那樣，由于時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF非同步， 所以存在在鎖存電路802以及鎖存電路803中產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)，在產(chǎn)生了的情況下， 存在會(huì)輸出錯(cuò)誤的值的情況。但是，由于輸入到鎖存電路802的數(shù)據(jù)的變化因輸入到鎖存電路803的數(shù)據(jù)的變化而延遲時(shí)鐘信號(hào)CKV的半周期的量，所以鎖存電路802與鎖存電路 803通常不會(huì)同時(shí)成為亞穩(wěn)態(tài)狀態(tài)。因此，選擇部80根據(jù)時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF的相位差ε [k+1]的值，從Rvl、Rv2、Rv3中選擇產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)低的輸入數(shù)據(jù)，并將振蕩信號(hào)相位信息Rv[k+Ι]輸出到鎖存電路806。鎖存電路806用基準(zhǔn)信號(hào)FREF對(duì)振蕩信號(hào)相位信息Rv[k+Ι]進(jìn)行鎖存，輸出振蕩信號(hào)相位信息Rv[k]。
圖11是用于對(duì)如上述那樣通過在振蕩信號(hào)相位信息選擇部70中根據(jù)相位差ε 從Rvl、Rv2、Rv3之中進(jìn)行選擇，從而始終能生成正確的振蕩信號(hào)相位信息R4k+1]的情況進(jìn)行說明的圖。
如圖11的基準(zhǔn)信號(hào)FREF(情形1)所示，在偏離了時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF的上升沿的間隔充分滿足鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的規(guī)定的程度的情況下，不會(huì)有在鎖存電路803中產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)，選擇部80若從輸入Rvl、Rv2、Rv3之中選擇Rvl， 則能輸出正確的振蕩信號(hào)相位信息Rv[k+1]。
另外，如圖11的基準(zhǔn)信號(hào)FREF(情形2)、基準(zhǔn)信號(hào)FREF(情形3)所示，在接近時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF的上升沿的間隔不滿足鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的規(guī)定的程度的情況下，不會(huì)有在鎖存電路802中產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)，該鎖存電路802對(duì)使在時(shí)鐘信號(hào)CKV的上升沿變化的數(shù)據(jù)Rv [i]延遲規(guī)定的時(shí)間Δ T (在此，是時(shí)鐘信號(hào)CKV的半周期的量)的輸入數(shù)據(jù)進(jìn)行鎖存。但是，如圖11的基準(zhǔn)信號(hào)FREF(情形幻所示，在相位差ε大于ΔΤ除以時(shí)鐘信號(hào)CKV的1周期的時(shí)間而進(jìn)行了標(biāo)準(zhǔn)化的值的情況下，通過使數(shù)據(jù)延遲，使得本來應(yīng)被鎖存的值Rv[i]不被鎖存，而是少1的值被鎖存。因此，在圖11的基準(zhǔn)信號(hào)FREF (情形2~)那樣的情況下，選擇部80若從輸入Rvl、Rv2、Rv3之中選擇對(duì)Rv2加 1而得到的值，即選擇Rv3，則能輸出正確的振蕩信號(hào)相位信息R4k+1]。另外，如圖11的基準(zhǔn)信號(hào)FREF(情形3)所示，在相位差ε小于ΔΤ除以時(shí)鐘信號(hào)CKV的1周期的時(shí)間而進(jìn)行了標(biāo)準(zhǔn)化的值的情況下，即使對(duì)延遲的數(shù)據(jù)進(jìn)行鎖存，本來應(yīng)被鎖存的值Rv[i]被鎖存。 在圖11的基準(zhǔn)信號(hào)FREF(情形幻那樣的情況下，選擇部80若從輸入Rvl、Rv2、Rv3之中選擇Rv2，則能輸出正確的振蕩信號(hào)相位信息Rv[k+1]。
例如，如本實(shí)施方式所示，在將ΔΤ設(shè)為時(shí)鐘信號(hào)CKV的半周期的情況下，若 0 ^ ε < 0. 25 則選擇 Rv2，若 0. 25 < ε < 0. 75 則選擇 Rvl，若 0. 75 < ε < 1 則選擇 Rv3，由此能最大限度地緩和鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的規(guī)定值。
此外，與選擇部80的ε的值對(duì)應(yīng)的振蕩信號(hào)相位信息(Rvl、Rv2、Rv3)的選擇并不限定于上述值，只要滿足鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的規(guī)定值，可以靈活地確定。
另外，在本實(shí)施方式中，通過將振蕩信號(hào)相位信息Rv[i]的延遲時(shí)間ΔΤ作為時(shí)鐘信號(hào)CKV的半周期，在時(shí)鐘信號(hào)CKV的下降沿對(duì)振蕩信號(hào)相位信息Rv[i]進(jìn)行鎖存從而使其延遲半周期的量，但延遲時(shí)間ΔΤ并不限定于此。例如，設(shè)鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的規(guī)定值為時(shí)鐘信號(hào)CKV的1周期的時(shí)間Tv的1/10，則按照使Δ T成為大于Tv的2/10 的值、例如Tv的3/10左右的時(shí)間的方式使用延遲電路以使時(shí)鐘信號(hào)CKV延遲的時(shí)鐘對(duì)鎖存電路801進(jìn)行鎖存即可。另外，在該情況下，關(guān)于與選擇部80的ε的值對(duì)應(yīng)的振蕩信號(hào)相位信息(Rvl、Rv2、RU)的選擇，若ε <閾值1則選擇Rv2，若閾值1 < ε <閾值2 則選擇Rvl，若閾值ε <1則選擇Rv3的情況下，只要將閾值1設(shè)為大于0.1小于0.2 的值(例如0. 15)，將閾值2設(shè)為大于0. 8小于0. 9的值(例如0. 85)即可。
這樣，在本發(fā)明的實(shí)施方式中，取代了需要多個(gè)用比基準(zhǔn)信號(hào)FREF高速的時(shí)鐘信號(hào)CKV進(jìn)行驅(qū)動(dòng)的鎖存電路的以往的重新計(jì)時(shí)電路119，采用使用了多個(gè)用低速的基準(zhǔn)信號(hào)FREF進(jìn)行驅(qū)動(dòng)的鎖存電路的振蕩信號(hào)相位信息選擇部70，能避免由亞穩(wěn)態(tài)狀態(tài)的產(chǎn)生引起的振蕩信號(hào)相位信息RvDO的錯(cuò)誤產(chǎn)生，并且，與以往相比用于重新計(jì)時(shí)的進(jìn)行高速動(dòng)作的鎖存電路的數(shù)量也減少，所以與以往相比能進(jìn)一步降低耗電。
《變形例》
圖12是表示本發(fā)明的第2實(shí)施方式所涉及的數(shù)字PLL頻率合成器102的變形例的框圖。在圖10的振蕩信號(hào)相位信息選擇部70中，使用生成使振蕩信號(hào)相位信息Rv[i] 延遲的數(shù)據(jù)Rv_i[i]的鎖存電路801、和如以往那樣對(duì)振蕩信號(hào)相位信息Rv[i]進(jìn)行鎖存的鎖存電路803，根據(jù)相位差信息，選擇產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)性少的一側(cè)的鎖存輸出，但如圖13所示的振蕩信號(hào)相位信息選擇部180所示，也可以設(shè)置不使振蕩信號(hào)相位信息Rv[i] 延遲而是用通過緩沖器84等使基準(zhǔn)信號(hào)FREF延遲了規(guī)定時(shí)間Δ T的時(shí)鐘信號(hào)FREF_d進(jìn)行驅(qū)動(dòng)的鎖存電路801，將由鎖存電路801所輸出的數(shù)據(jù)而生成的振蕩信號(hào)相位信息Rv2、 Rv3、和由像以往那樣用基準(zhǔn)信號(hào)FREF對(duì)振蕩信號(hào)相位信息Rv [i]進(jìn)行鎖存的鎖存電路803 所輸出的數(shù)據(jù)而生成的振蕩信號(hào)相位信息Rvl，設(shè)為根據(jù)相位差信息ε R+1]，選擇產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)性少的一側(cè)的鎖存輸出。
圖14是用于對(duì)如上述那樣通過在振蕩信號(hào)相位信息選擇部180中根據(jù)相位差ε 從Rvl、Rv2、Rv3之中進(jìn)行選擇，從而始終能輸出正確的振蕩信號(hào)相位信息R4k+1]的情況進(jìn)行說明的圖。
如圖14的基準(zhǔn)信號(hào)FREF(情形1)所示，在偏離時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF的上升沿的間隔充分滿足鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的規(guī)定的程度的情況下，不會(huì)有在鎖存電路803中產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)，選擇部80若從輸入Rvl、Rv2、Rv3之中選擇Rvl， 則能輸出正確的振蕩信號(hào)相位信息Rv[k+1]。
另外，如圖14的基準(zhǔn)信號(hào)FREF(情形2)或基準(zhǔn)信號(hào)FREF(情形3)所示，在接近時(shí)鐘信號(hào)CKV與基準(zhǔn)信號(hào)FREF的上升沿的間隔不滿足鎖存電路的準(zhǔn)備時(shí)間或保持時(shí)間的規(guī)定的程度的情況下，在用使基準(zhǔn)信號(hào)FREF延遲了規(guī)定的時(shí)間△ T (在此，是時(shí)鐘信號(hào)CKV 的半周期的量)的時(shí)鐘信號(hào)FREF_d進(jìn)行鎖存的鎖存電路801中，不會(huì)有產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的危險(xiǎn)。但是，如圖14的基準(zhǔn)信號(hào)FREF(情形3)所示，在相位差ε小于ΔΤ除以時(shí)鐘信號(hào) CKV的1周期的時(shí)間而進(jìn)行了標(biāo)準(zhǔn)化的值的情況下，通過使驅(qū)動(dòng)時(shí)鐘延遲，從而本來應(yīng)被鎖存的值Rv[i]不被鎖存，而大1的值被鎖存。因此，在圖14的基準(zhǔn)信號(hào)FREF(情形3)那樣的情況下，選擇部80若從輸入Rvl、Rv2、Rv3之中選擇通過減法器83從Rv2減1而得到的值，即選擇Rv3，則能輸出正確的振蕩信號(hào)相位信息R4k+1]。另外，如圖14的基準(zhǔn)信號(hào) FREF(情形2)所示，在相位差ε大于Δ T除以時(shí)鐘信號(hào)CKV的1周期的時(shí)間而進(jìn)行了標(biāo)準(zhǔn)化的值的情況下，即使對(duì)延遲的數(shù)據(jù)進(jìn)行鎖存，本來應(yīng)被鎖存的值Rv [i]還是會(huì)被鎖存。在圖11的基準(zhǔn)信號(hào)FREF(情形2、那樣的情況下，選擇部80若從輸入Rvl、Rv2、Rv3之中選擇 Rv2，則能輸出正確的振蕩信號(hào)相位信息Rv[k+1]。
這樣，也可以取代圖10的振蕩信號(hào)相位信息選擇部70而使用圖13的振蕩信號(hào)相位信息選擇部180，同樣能避免由于產(chǎn)生亞穩(wěn)態(tài)狀態(tài)而引起的振蕩信號(hào)相位信息RvDO的錯(cuò)誤的產(chǎn)生，并且，與以往相比，用于重新計(jì)時(shí)的進(jìn)行高速動(dòng)作的鎖存電路的數(shù)量也減少， 所以與以往相比也能降低耗電。
此外，在第1、第2實(shí)施方式的數(shù)字PLL頻率合成器101、102中，數(shù)字相位檢測(cè)器 118采用在背景技術(shù)中進(jìn)行了說明的圖18、圖19的結(jié)構(gòu)，但并不局限于此，例如，也可以置換為專利文獻(xiàn)3或者專利文獻(xiàn)4公開的數(shù)字相位檢測(cè)器等。
另外，在第1、第2實(shí)施方式的數(shù)字PLL頻率合成器101、102中，假設(shè)了通過從增益調(diào)整器114輸出的數(shù)字值來控制的數(shù)字控制振蕩器(DCO)，但振蕩器115并不局限于此，也可以是由將從增益調(diào)整器114輸出的數(shù)字值變換為模擬值的DA變換器、和通過與所變換的模擬信號(hào)對(duì)應(yīng)的電壓控制的電壓控制振蕩器(VCO)構(gòu)成的振蕩器。
另外，本發(fā)明并不限定于上述實(shí)施方式，在實(shí)施階段只要在不脫離其主旨的范圍可以對(duì)構(gòu)成要素進(jìn)行變形、具體化。當(dāng)然也可以采用下述方式例如，相對(duì)于專利文獻(xiàn)3的圖4所公開的構(gòu)成或?qū)＠墨I(xiàn)4的圖11所示的構(gòu)成的數(shù)字PLL頻率合成器，附加本發(fā)明的振蕩信號(hào)相位信息推斷部20、選擇部12等，由此避免因由振蕩器的輸出信號(hào)生成的時(shí)鐘與基準(zhǔn)信號(hào)的非同步所引起的產(chǎn)生亞穩(wěn)態(tài)狀態(tài)的問題。
《應(yīng)用例》
圖15是應(yīng)用例所涉及的無線通信設(shè)備300的構(gòu)成圖。圖15的無線通信設(shè)備300 可以由下述部分構(gòu)成數(shù)字PLL頻率合成器301 ；與時(shí)鐘信號(hào)CKV同步地接受數(shù)據(jù)信號(hào)Din 并處理Din，將處理后的數(shù)據(jù)作為數(shù)據(jù)信號(hào)Dout發(fā)送到外部的收發(fā)裝置302。此外，數(shù)字PLL 頻率合成器301是第1、第2實(shí)施方式的某一方式所涉及的數(shù)字PLL頻率合成器101、102。 無線通信設(shè)備300可以用作例如圖16所示的電視機(jī)350等中安裝的調(diào)諧器。
工業(yè)實(shí)用性
如上所述，本發(fā)明的PLL頻率合成器作為避免相位噪聲特性的惡化并減少耗電的裝置是有用的。
符號(hào)說明
10帶使能端子的計(jì)數(shù)器
12、80、1190 選擇部
13,117 120、203、204、1191 1194 鎖存電路
20振蕩信號(hào)相位信息推斷部
70、180振蕩信號(hào)相位信息選擇部
99 102、1012數(shù)字PLL頻率合成器
112相位比較器
113環(huán)路濾波器
114增益調(diào)整器
115數(shù)字控制振蕩器
116計(jì)數(shù)器
118數(shù)字相位檢測(cè)器
119重新計(jì)時(shí)電路
121正弦波數(shù)字變換器
401時(shí)間數(shù)字變換器(TDC)
權(quán)利要求
1.一種PLL頻率合成器，其特征在于，具備振蕩器，其以與數(shù)字控制碼對(duì)應(yīng)的振蕩頻率進(jìn)行振蕩；計(jì)數(shù)器部，其對(duì)基于上述振蕩器的輸出信號(hào)而生成的振蕩信號(hào)的波數(shù)進(jìn)行計(jì)數(shù)并輸出其計(jì)數(shù)值；第1鎖存部，其用基準(zhǔn)信號(hào)對(duì)上述計(jì)數(shù)值進(jìn)行鎖存，并將其值作為第1振蕩信號(hào)相位信息而輸出；振蕩信號(hào)相位信息推斷部，其推斷上述第1鎖存部的輸出值，并將其作為第2振蕩信號(hào)相位信息而輸出；數(shù)字相位檢測(cè)器，其將上述基準(zhǔn)信號(hào)與上述振蕩信號(hào)之間的相位差值作為數(shù)字值而輸出；第2鎖存部，其用上述基準(zhǔn)信號(hào)對(duì)上述相位差值進(jìn)行鎖存，并將其值作為相位差信息而輸出；選擇部，其根據(jù)鎖定檢測(cè)信號(hào)，將輸出信號(hào)從上述第1振蕩信號(hào)相位信息切換為上述第2振蕩信號(hào)相位信息；第3鎖存部，其用上述基準(zhǔn)信號(hào)對(duì)上述選擇部的輸出進(jìn)行鎖存，并將其值作為第3振蕩信號(hào)相位信息而輸出；累積加法器，其按照上述基準(zhǔn)信號(hào)的規(guī)定數(shù)量的周期，對(duì)用于設(shè)定上述振蕩器的振蕩頻率的頻率控制字進(jìn)行累積加法運(yùn)算，并將其值作為基準(zhǔn)相位信息而輸出；相位比較器，其根據(jù)上述基準(zhǔn)相位信息、上述相位差信息與上述第3振蕩信號(hào)相位信息來計(jì)算出相位誤差，并輸出相位誤差信號(hào)；和振蕩頻率控制部，其被賦予上述相位比較器的輸出信號(hào)，輸出上述數(shù)字控制碼。
2.根據(jù)權(quán)利要求1所述的PLL頻率合成器，其特征在于，還具備介于上述相位比較器與上述振蕩頻率控制部之間的數(shù)字環(huán)路濾波器。
3.根據(jù)權(quán)利要求1所述的PLL頻率合成器，其特征在于，上述振蕩信號(hào)相位信息推斷部，根據(jù)上述第2鎖存部的本次的輸出值與上述基準(zhǔn)信號(hào)的規(guī)定數(shù)量的周期前的前次的輸出值之差即相位差變化量、上述頻率控制字的整數(shù)部的值、上述頻率控制字的小數(shù)部的值、和上述第3鎖存部的輸出，生成上述第2振蕩信號(hào)相位 fn息ο
4.根據(jù)權(quán)利要求1所述的PLL頻率合成器，其特征在于， 上述計(jì)數(shù)器部具備停止計(jì)數(shù)器動(dòng)作的功能。
5.根據(jù)權(quán)利要求4所述的PLL頻率合成器，其特征在于，在上述選擇部進(jìn)入選擇上述第2振蕩信號(hào)相位信息的模式的情況下，上述計(jì)數(shù)器部始終或者間歇地停止計(jì)數(shù)器動(dòng)作。
6.根據(jù)權(quán)利要求1所述的PLL頻率合成器，其特征在于，在上述第1振蕩信號(hào)相位信息的變動(dòng)收斂于規(guī)定的范圍內(nèi)的情況下，判斷為穩(wěn)定狀態(tài)。
7.根據(jù)權(quán)利要求1所述的PLL頻率合成器，其特征在于，還具備鎖存判斷電路，其基于上述第1鎖存部的輸出值，判斷上述振蕩信號(hào)相位信息推斷部中的推斷是否正確。
8.根據(jù)權(quán)利要求1所述的PLL頻率合成器，其特征在于， 根據(jù)上述鎖存判斷電路的判斷結(jié)果來切換上述鎖定檢測(cè)信號(hào)。
9.一種PLL頻率合成器，其特征在于，具備振蕩器，其以與數(shù)字控制碼對(duì)應(yīng)的振蕩頻率進(jìn)行振蕩；計(jì)數(shù)器部，其對(duì)基于上述振蕩器的輸出信號(hào)而生成的振蕩信號(hào)的波數(shù)進(jìn)行計(jì)數(shù)并輸出其計(jì)數(shù)值；第1鎖存部，其使用第1時(shí)鐘信號(hào)并用基準(zhǔn)信號(hào)對(duì)上述計(jì)數(shù)值進(jìn)行鎖存，并將其值作為第1振蕩信號(hào)相位信息而輸出；數(shù)字相位檢測(cè)器，其將上述基準(zhǔn)信號(hào)與上述振蕩信號(hào)之間的相位差值作為數(shù)字值而輸出；第2鎖存部，其用上述基準(zhǔn)信號(hào)對(duì)上述相位差值進(jìn)行鎖存，并將其值作為相位差信息而輸出；第3鎖存部，其使用第2時(shí)鐘信號(hào)對(duì)上述計(jì)數(shù)值進(jìn)行鎖存，將使用上述第1時(shí)鐘信號(hào)并用上述基準(zhǔn)信號(hào)對(duì)上述鎖存的值進(jìn)行鎖存而得到的值作為第2振蕩信號(hào)相位信息而輸出； 選擇部，其根據(jù)上述相位差信息，從對(duì)上述第1振蕩信號(hào)相位信息、上述第2振蕩信號(hào)相位信息、上述第2振蕩信號(hào)相位信息加上規(guī)定值而得到的值之中選擇任一個(gè)，并將該值作為第3振蕩信號(hào)相位信息而輸出；累積加法器，其按照上述基準(zhǔn)信號(hào)的每規(guī)定量的周期，對(duì)用于設(shè)定上述振蕩器的振蕩頻率的頻率控制字進(jìn)行累積加法運(yùn)算，將其值作為基準(zhǔn)相位信息而輸出；相位比較器，其根據(jù)上述基準(zhǔn)相位信息、上述相位差信息與上述第3振蕩信號(hào)相位信息計(jì)算出相位誤差，并輸出相位誤差信號(hào)；和振蕩頻率控制部，其被賦予上述相位比較器的輸出信號(hào)，輸出上述數(shù)字控制碼。
10.根據(jù)權(quán)利要求9所述的PLL頻率合成器，其特征在于，還具備介于上述相位比較器與上述振蕩頻率控制部之間的數(shù)字環(huán)路濾波器。
11.根據(jù)權(quán)利要求9所述的PLL頻率合成器，其特征在于，上述第1時(shí)鐘信號(hào)是上述基準(zhǔn)信號(hào)或者與上述基準(zhǔn)信號(hào)同步且周期與上述基準(zhǔn)信號(hào)相同的信號(hào)，上述第2時(shí)鐘信號(hào)是周期與上述振蕩信號(hào)相同、并且與上述振蕩信號(hào)之間具有規(guī)定的相位差的信號(hào)，在上述相位差信息小于第1規(guī)定值或者在第1規(guī)定值以下的情況下選擇上述第2振蕩信號(hào)相位信息，在上述相位差信息在第2規(guī)定值以上或者超過第2規(guī)定值的情況下選擇對(duì)上述第2振蕩信號(hào)相位信息加1而得到的值，在上述相位差信息在上述第1規(guī)定值以上或者超過上述第1規(guī)定值、并且小于上述第2規(guī)定值或者在上述第2規(guī)定值以下的情況下，選擇上述第1振蕩信號(hào)相位信息并輸出。
12.根據(jù)權(quán)利要求11所述的PLL頻率合成器，其特征在于， 上述第1時(shí)鐘信號(hào)是上述基準(zhǔn)信號(hào)，上述第2時(shí)鐘信號(hào)是使上述振蕩信號(hào)反轉(zhuǎn)后的信號(hào)，在用上述振蕩信號(hào)的1周期的時(shí)間對(duì)上述基準(zhǔn)信號(hào)的上升沿與上述振蕩信號(hào)的上升沿的時(shí)間差進(jìn)行了標(biāo)準(zhǔn)化的情況下，上述第1規(guī)定值是成為0. 25的值，在用上述振蕩信號(hào)的1周期的時(shí)間對(duì)上述基準(zhǔn)信號(hào)的上升沿與上述振蕩信號(hào)的上升沿的時(shí)間差進(jìn)行了標(biāo)準(zhǔn)化的情況下，上述第2規(guī)定值是成為0. 75的值。
13.根據(jù)權(quán)利要求9所述的PLL頻率合成器，其特征在于，上述第1時(shí)鐘信號(hào)是上述基準(zhǔn)信號(hào)或者與上述基準(zhǔn)信號(hào)同步且周期與上述基準(zhǔn)信號(hào)相同的信號(hào)，上述第2時(shí)鐘信號(hào)是使上述第1時(shí)鐘信號(hào)延遲了規(guī)定時(shí)間的信號(hào)，在上述相位差信息小于第1規(guī)定值或者在第1規(guī)定值以下的情況下，選擇從上述第2 振蕩信號(hào)相位信息減1而得到的值，在上述相位差信息在第2規(guī)定值以上或者超過第2規(guī)定值的情況下，選擇上述第2振蕩信號(hào)相位信息，在上述相位差信息在上述第1規(guī)定值以上或者超過上述第1規(guī)定值、并且小于上述第2規(guī)定值或者在上述第2規(guī)定值以下的情況下， 選擇上述第1振蕩信號(hào)相位信息并輸出。
14.根據(jù)權(quán)利要求13所述的PLL頻率合成器，其特征在于，上述第1時(shí)鐘信號(hào)是上述基準(zhǔn)信號(hào)，上述第2時(shí)鐘信號(hào)是使上述基準(zhǔn)信號(hào)延遲了上述振蕩信號(hào)的大致半周期時(shí)間的信號(hào)，在用上述振蕩信號(hào)的1周期的時(shí)間對(duì)上述基準(zhǔn)信號(hào)的上升沿與上述振蕩信號(hào)的上升沿的時(shí)間差進(jìn)行了標(biāo)準(zhǔn)化的情況下，上述第1規(guī)定值是成為0. 25的值，在用上述振蕩信號(hào)的1周期的時(shí)間對(duì)上述基準(zhǔn)信號(hào)的上升沿與上述振蕩信號(hào)的上升沿的時(shí)間差進(jìn)行了標(biāo)準(zhǔn)化的情況下，上述第2規(guī)定值是成為0. 75的值。
15.一種無線通信設(shè)備，其具備具有權(quán)利要求1 14的任一項(xiàng)中所述的PLL頻率合成器的接收電路或者發(fā)送電路的至少一方。
全文摘要
本發(fā)明提供一種數(shù)字PLL頻率合成器(101)，其中在鎖定檢測(cè)后，由第1振蕩信號(hào)相位信息，切換為根據(jù)前次的振蕩信號(hào)相位信息與相位差而通過推斷部(20)推斷出的第2振蕩信號(hào)相位信息，從而不使用在通常狀態(tài)(鎖定狀態(tài))下存在帶有誤差的危險(xiǎn)的第1振蕩信號(hào)相位信息，另外，也不需要以往的用于重新計(jì)時(shí)的進(jìn)行高速動(dòng)作的鎖存電路。由此，不僅能避免相位噪聲特性的惡化，而且與以往相比能降低耗電。
文檔編號(hào)H03L7/095GK102523763SQ20118000389
公開日2012年6月27日 申請(qǐng)日期2011年4月11日 優(yōu)先權(quán)日2010年9月8日
發(fā)明者大原淳史, 山崎秀聰 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社