專利名稱：數(shù)字鎖頻環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于生成用于處理器的時(shí)鐘信號(hào)的數(shù)字鎖頻環(huán)。本發(fā)明還涉及使用數(shù)字鎖頻環(huán)生成時(shí)鐘信號(hào)的方法。
背景技術(shù)：
在主動(dòng)電源管理(APM)方案中，處理器時(shí)鐘頻率的短期控制和核心電源電壓(Vdd)經(jīng)管理從而最小化主動(dòng)模式下的功耗。主動(dòng)電源管理通常為快速電源管理組件，其中時(shí)鐘頻率和電壓每幾百微秒可能就需要修改?；诙唐趹?yīng)用需要做出決定。
通常利用PLL將時(shí)鐘頻率鎖相到晶體參考(crystal reference)，并且生成的時(shí)鐘周期改變僅1%或2%。電源電壓必須具有充足的裕度以保證盡管動(dòng)態(tài)波動(dòng)的功能性，該動(dòng)態(tài)波動(dòng)取決于電源電路響應(yīng)負(fù)載改變的能力，負(fù)載的改變轉(zhuǎn)而取決于處理器所運(yùn)行的應(yīng)用軟件。本發(fā)明的目的在于移除或減小對(duì)這種裕度的需要一從而降低功耗。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面提供集成電路，該集成電路包括包括壓控振蕩器的鎖頻環(huán)，該壓控振蕩器配置為接收控制輸入并生成由該控制輸入確定的時(shí)鐘信號(hào)；以及微處理器，配置為由電源電壓供電并接收由壓控振蕩器生成的時(shí)鐘信號(hào)，其中集成電路配置為使用電源電壓作為控制輸入，使得時(shí)鐘信號(hào)由該電源電壓確定。根據(jù)本發(fā)明另外的方面，提供用于生成時(shí)鐘信號(hào)的數(shù)字鎖頻環(huán)，該數(shù)字鎖頻環(huán)包括數(shù)字壓控振蕩器，用于接收第一控制值并用于生成具有頻率Ftl的輸出信號(hào)；控制輸入線，用于輸入可調(diào)的第二控制值；反饋控制裝置，用于從數(shù)字壓控振蕩器接收輸出信號(hào)，從控制輸入線接收第二控制值，根據(jù)第二控制值和輸出信號(hào)生成電源電壓，以及輸出電源電壓至數(shù)字壓控振蕩器，該數(shù)字壓控振蕩器由電源電壓供電和控制，同時(shí)電源電壓維持在可接受的范圍內(nèi)，并且其中由數(shù)字壓控振蕩器生成的時(shí)鐘信號(hào)的頻率Ftl取決于電源電壓和第一控制值，其中第一控制值是可調(diào)的，以調(diào)整輸出信號(hào)的頻率Ftl而保持電源電壓在可接受的電壓范圍內(nèi)，由此，輸出信號(hào)的頻率Ftl由第二控制值確定。根據(jù)本發(fā)明的另一個(gè)方面提供使用數(shù)字鎖頻環(huán)生成輸出信號(hào)的方法，該數(shù)字鎖頻環(huán)包括數(shù)字壓控振蕩器和反饋控制裝置，該方法包括 在數(shù)字壓控振蕩器處接收第一控制值；在數(shù)字壓控振蕩器處生成具有頻率Ftl的輸出信號(hào)；在反饋控制裝置處接收來(lái)自數(shù)字壓控振蕩器的輸出信號(hào)；在反饋控制裝置處接收可調(diào)的第二控制值；在反饋控制裝置處根據(jù)第二控制值和輸出信號(hào)生成電源電壓；以及從反饋控制裝置輸出電源電壓至數(shù)字壓控振蕩器，該數(shù)字壓控振蕩器由電源電壓供電，同時(shí)該電源電壓維持在可接受的范圍內(nèi)，并且其中由數(shù)字壓控振蕩器生成的時(shí)鐘信 號(hào)的頻率Ftl取決于電源電壓和第一控制值，其中第一控制值是可調(diào)的，以調(diào)整輸出信號(hào)的頻率Ftl而維持電源電壓在可接受的電壓范圍內(nèi)，由此，輸出信號(hào)的頻率Ftl由第二控制值確定。數(shù)字鎖頻環(huán)(DFLL)允許時(shí)鐘輸出信號(hào)的頻率Ftl被調(diào)整并設(shè)置為各種頻率。DFLL使用電源電壓作為反饋信號(hào)以設(shè)置輸出信號(hào)的頻率匕。為了獲得用于輸出信號(hào)的低頻率，典型地將需要減小電源電壓。然而，減小電源電壓超過(guò)可接受的低電壓閾值限制可造成系統(tǒng)中的故障(例如，在SRAM存儲(chǔ)器中寫和讀)。DFLL通過(guò)變化確定數(shù)字壓控振蕩器(DVCO)如何從電源電壓生成振蕩信號(hào)的第一控制值(參數(shù)N)，允許電源電壓維持在可接受的電壓范圍內(nèi)而仍允許生成用于輸出信號(hào)的低頻率。這樣，當(dāng)為輸出信號(hào)生成低頻率時(shí)，不會(huì)將電源電壓減小至可接受的電壓范圍之外。數(shù)字鎖頻環(huán)(DFLL)具有以下有利的性質(zhì)對(duì)任意給定的時(shí)鐘速度，由于不需要電壓裕度以覆蓋由負(fù)載瞬態(tài)導(dǎo)致的波動(dòng)和電源下沉，因此使用由DFLL控制的時(shí)鐘頻率和電源電壓的CPU能夠運(yùn)行在極低的平均電壓上(當(dāng)與鎖相環(huán)(PLL)相比)。這樣，這里所述的DFLL提高了 CPU的峰值性能和功耗。數(shù)字壓控振蕩器(DVCO)由核心電壓電源(VDD)供電并能夠由其控制。因此，DVCO的速度將追蹤由DFLL提供時(shí)鐘的邏輯的速度。旨在使用DFLL代替PLL來(lái)生成處理器時(shí)鐘。反饋控制裝置確保在相對(duì)長(zhǎng)的周期(典型地為幾十微秒)上，具有時(shí)鐘頻率F。的DFLL輸出信號(hào)為具有參考頻率FMf的輸入時(shí)鐘的精確倍數(shù)(每個(gè)時(shí)鐘周期均被計(jì)數(shù)并且持續(xù)對(duì)誤差求積分)。反饋控制裝置包括脈寬調(diào)制數(shù)模轉(zhuǎn)換器(PWM DAC)和外部的核心電源管理集成電路(PMIC)(示出為圖I中的外部DC-DC轉(zhuǎn)換器。PWM DAC控制PMIC。PWM DAC和PMIC兩者形成反饋控制裝置(或“控制環(huán)”)的一部分。當(dāng)DFLL的輸出信號(hào)的期望頻率Ftl太低而不能通過(guò)僅變化電源電壓(VDD)來(lái)到達(dá)時(shí)，使用減慢DVCO的數(shù)字裝置(例如，通過(guò)增加額外的級(jí)和/或可切換的負(fù)載至DVC0)從而能夠減小頻率Ftl而不造成電源電壓(VDD)過(guò)低。這里所述的DFLL不意在生成用于諸如通用串行總線(USB)接口或者外部存儲(chǔ)器或總線接口的任意正時(shí)關(guān)鍵外部接口的時(shí)鐘信號(hào)。由DLL時(shí)鐘提供時(shí)鐘的邏輯將通過(guò)具有亞穩(wěn)定解析器的完全異步接口電路接口至在其他時(shí)鐘域中的邏輯。如今存在這種接口的很多示例并且有很好的記載。對(duì)于電源電壓以及邏輯依比例決定速度的亞穩(wěn)定解析器電路，參見(jiàn)描述CMOS亞穩(wěn)定解析鎖存器的GB專利申請(qǐng)NO. 0903687. 2。


為了更好地理解本發(fā)明并示出同樣的情況可以如何實(shí)施，現(xiàn)在將通過(guò)示例的方式參考下列示圖，其中圖I是根據(jù)優(yōu)選實(shí)施例的DFLL的電路圖；圖2是根據(jù)優(yōu)選實(shí)施例的DFLL的簡(jiǎn)化表示；圖3是根據(jù)優(yōu)選實(shí)施例的DVCO的表示；圖4是根據(jù)優(yōu)選實(shí)施例的細(xì)延遲線的電路圖；圖5是根據(jù)優(yōu)選實(shí)施例的粗延遲線的電路圖；
圖6是根據(jù)優(yōu)選實(shí)施例的RC延遲線的電路圖；圖7是根據(jù)優(yōu)選實(shí)施例的占空比調(diào)整器的圖；圖8是根據(jù)優(yōu)選實(shí)施例的使用DFLL生成輸出信號(hào)的過(guò)程的流程圖；圖9是根據(jù)優(yōu)選實(shí)施例的調(diào)整M和N的過(guò)程的流程圖；圖IOa是示出當(dāng)M從1500MHz切換至500MHz以及反向切換時(shí)，頻率和電源電壓中的變化的曲線圖；以及圖IOb是示出當(dāng)M從1500MHz切換到500MHz時(shí)，周期計(jì)數(shù)誤差的曲線圖。
具體實(shí)施例方式現(xiàn)在將參考圖I通過(guò)示例方式描述優(yōu)選實(shí)施例,在圖I中具有所示出的數(shù)字鎖頻環(huán)(DFLL) IOO0DFLL 100包括數(shù)字壓控振蕩器(DVCO) 102、第一參數(shù)輸入線104、輸出線106、第一分頻器塊108、參考輸入線110、參考分頻器塊112、第二分頻器塊114、第一至第七延遲塊 116、118、120、122、134、138、142 和 143、AND 門 122、第二參數(shù)輸入線 124、第一至第五復(fù)用器126、132、136、140和158、第一至第三加法器128、154和156、第一和第二積分器塊130和160、第一至第五乘法器144、148、150、152和162、可編程限幅器146a、脈寬調(diào)制數(shù)模轉(zhuǎn)換器(PWM DAC)塊164、和外部DC-DC轉(zhuǎn)換器塊166。外部DC-DC轉(zhuǎn)換器塊166包括第一至第五電阻器168、170、174、176和178、第一和第二電容器172和184、降壓變換器電源管理集成電路(PMIC)塊180和電感器182。第一參數(shù)輸入線104耦合至DVCO 102的第一輸入，用于輸入第一數(shù)字參數(shù)N至DVCO 102。DVCO 102的輸出耦合至輸出線106。DVCO 102的輸出還耦合至第一分頻器塊108的輸入。第一分頻器塊108的輸出耦合至第一至第七延遲塊116、118、120、122、134、138、142和143以及第一和第二積分器塊130和160的時(shí)鐘輸入。參考輸入線110耦合至參考分頻器塊112的輸入。參考分頻器塊112的輸出耦合至第二分頻器塊114的輸入。第二分頻器塊114的輸出I禹合至第一延遲塊116的數(shù)據(jù)輸入。第一延遲塊116的輸出I禹合至第二延遲塊118的數(shù)據(jù)輸入。(延遲)塊116和118的目的是解決由于采樣被除的參考時(shí)鐘而引起的亞穩(wěn)定。(如果正確地設(shè)計(jì)，觸發(fā)器可用于該目的)。第二延遲塊118的輸出耦合至第三延遲塊120的數(shù)據(jù)輸入。第二延遲塊118的輸出還耦合至AND門122的第一輸入。第三延遲塊120的輸出經(jīng)由反相器耦合至AND門122的第二輸入。AND門的輸出與被除的DVCO時(shí)鐘同步，并且每次被除的參考時(shí)鐘上升時(shí)升高。AND門122的輸出耦合至第七延遲塊143的數(shù)據(jù)輸入。AND門122的輸出還耦合至第一至第四復(fù)用器126、132、136和140的時(shí)鐘輸入。第七延遲塊143的輸出耦合至第五復(fù)用器158的時(shí)鐘輸入。第二參數(shù)輸入線124耦合至第一復(fù)用器126的高數(shù)據(jù)輸入，用于供應(yīng)值(M-I)至第一復(fù)用器126。具有值-I的信號(hào)稱合至第一復(fù)用器126的低數(shù)據(jù)輸入。第一復(fù)用器126的輸出稱合至第一加法器128的第一輸入。第一加法器128的輸出稱合至第二復(fù)用器132的高數(shù)據(jù)輸入。第一加法器128的輸出還I禹合至第一積分器130的數(shù)據(jù)輸入。第一積分器130的輸出I禹合至第一加法器128的第二輸入。第二復(fù)用器132的輸出耦合至第四延遲塊134的數(shù)據(jù)輸入。第四延遲塊134的輸出耦合至第二復(fù)用器132的低數(shù)據(jù)輸入。第四延遲塊134的輸出還耦合至第三復(fù)用器136的高數(shù)據(jù)輸入和第一復(fù)用器144的輸入以及第二復(fù)用器148的輸入。第三復(fù)用器136的輸出耦合至第五延遲塊138的數(shù)據(jù)輸入。第五延遲塊138的輸出耦合至第三復(fù)用器136的低數(shù)據(jù)輸入。第五延遲塊138的輸出還耦合至第四復(fù)用器140的高數(shù)據(jù)輸入和第三乘法器150的輸入。第四復(fù)用器140的輸出耦合至第六延遲塊142的輸入。第六延遲塊142的輸出耦合至第四復(fù)用器140的低數(shù)據(jù)輸入。第六延遲塊142的輸出還耦合至第四乘法器152的輸入。第一乘法器144的輸出I禹合至限幅器146的輸入。限幅器的輸出I禹合 至第二加法器154的正輸入。第二和第四乘法器148和152的輸出耦合至分別第二加法器154的相應(yīng)正輸入。第三乘法器150的輸出稱合至第二加法器154的負(fù)輸入。第二加法器154的輸出I禹合至第三加法器156的第一輸入。第三加法器156的輸出I禹合至第五復(fù)用器158的高數(shù)據(jù)輸入。第五復(fù)用器158的輸出稱合至第二積分器160的數(shù)據(jù)輸入。第二積分器160的輸出稱合至第五復(fù)用器158的低數(shù)據(jù)輸入和第三加法器156的第二輸入。第二積分器160的輸出還I禹合至第五乘法器162的輸入。第五乘法器162的輸出I禹合至PWM DAC塊164的輸入。PWM DAC塊164的輸出稱合至第一電阻器168的輸入。第一電阻器168的輸出連接至第一電容器172并連接至第二電阻器的輸入。為了濾波PWM DAC輸出，電阻器168和電容器172 —起具有大致大于PWMDAC的輸出信號(hào)周期的RC時(shí)間常數(shù)。第二電阻器170的輸出連接至第三和第四電阻器174和176的相應(yīng)輸入。第四電阻器176的輸出耦合至第五電阻器178的輸入和PMIC 180的輸入。PMIC 180具有(例如，如圖I中所示的3. 6V或I. 8V的)輸入供電電源。PMIC 180的輸出耦合至電感器182的輸入。電感器182的輸出率禹合至第五電阻器178的輸出、第二電容器184的輸入,并且I禹合以供應(yīng)電源電壓(VDD)至DVCO 104的第二輸入和使用DVCO輸出作為時(shí)鐘信號(hào)的所有數(shù)字電路。圖2示出圖I中所示的DFLL 100的簡(jiǎn)化表示。在圖2中，圖I中所示的電路除DVCO 102外被示為反饋控制裝置202。圖2示出在第一參數(shù)輸入線104上接收第一參數(shù)N和在線106上輸出輸出信號(hào)的DVCO 102，該輸出信號(hào)還耦合至反饋控制裝置202。反饋控制裝置202在線204接收控制信號(hào)。線204上的控制信號(hào)包括在參考輸入線110上的參考信號(hào)和在第二參數(shù)輸入線124上的第二參數(shù)M。電源電壓(VDD)從反饋控制裝置202輸出并輸入至DVCO 102?，F(xiàn)在將描述涉及圖8所示的流程圖的DFLL 100的操作。在操作中，在步驟S802，DVCO 102生成振蕩輸出信號(hào)。由DVCO 102所生成的輸出信號(hào)的頻率取決于在DVCO 102接收的第一參數(shù)N和電源電壓VDD。從DVCO 102輸出的振蕩信號(hào)被輸出至反饋控制裝置202。下面進(jìn)一步描述DVCO 102的詳細(xì)內(nèi)容。實(shí)質(zhì)上DVCO 102的輸出是具有頻率Ftl的振蕩信號(hào)，該頻率Ftl可通過(guò)變化參數(shù)(或“控制值”)N和電源電壓來(lái)進(jìn)行變化。在圖I和圖2所示的優(yōu)選實(shí)施例中電源電壓由DFLL 100控制，從而控制線106上的輸出信號(hào)的頻率F。。
在步驟S804，在反饋控制裝置202接收第二參數(shù)Μ、參考頻率信號(hào)(具有頻率F,ef)和輸出信號(hào)。下面更詳細(xì)地描述控制裝置的更精確的工作，但現(xiàn)在將提供涉及圖2的DFLL100的更高層次的說(shuō)明。在步驟S806，反饋控制裝置202操作以生成電源電壓。然后在步驟808將電源電壓反饋至DVCO 102以從而控制輸出信號(hào)的頻率匕。這樣，反饋控制裝置創(chuàng)建反饋環(huán)使得線106上的輸出信號(hào)的值影響電源電壓(VDD)的生成，從而電源電壓影響DVCO 102中輸出信號(hào)的生成。對(duì)于輸出信號(hào)的頻率Ftl和電源電壓(VDD)，DFLL 100將到達(dá)穩(wěn)定狀態(tài)。線204上的控制值，并且更具體地第二參數(shù)M確定在穩(wěn)定狀態(tài)下到達(dá)的頻率匕。當(dāng)?shù)诙?shù)M增大，電源電壓(VDD)增大，使得DVCO 102的輸出具有更高的頻率。由控制值線204上的控制值確定穩(wěn)定狀態(tài)下輸出信號(hào)的頻率Ftl,即該頻率Ftl由第二參數(shù)M和參考頻率Fref確定。具
F f
體地，K Jl \，其中int(Frrf)是Frrf取整后的最接近的整數(shù)。可以理解，雖然
MFref)
DVCO 102根據(jù)第一參數(shù)N和電源電壓生成具有頻率Ftl的輸出信號(hào)，由于影響電源電壓的反饋控制裝置202，輸出信號(hào)的頻率Ftl由第二參數(shù)M和參考頻率Fref ( S卩，由圖2中控制值線204上的控制值)確定。由于在具有頻率Ftl的所生成的輸出信號(hào)被用作時(shí)鐘信號(hào)的情況下，電源電壓能夠用于DFLL 100在其中操作的計(jì)算系統(tǒng)的其余部分中，因此維持電源電壓(VDD)在可接受的電壓范圍內(nèi)非常重要。如果電源電壓低于可接受的電壓范圍，那么向存儲(chǔ)器寫和從存儲(chǔ)器讀的過(guò)程可能失敗，或者在計(jì)算系統(tǒng)中的其他功能可能會(huì)失敗。因此，維持電源電壓在計(jì)算系統(tǒng)中的操作可能失敗的水平之上是重要的。然而，將電源電壓設(shè)置太高是功率浪費(fèi)。在電源電壓保持在可接受的電壓范圍內(nèi)的情況下，為了在不改變參數(shù)N的情況下變化輸出信號(hào)的頻率Ftl (并從而變化電源電壓)，可變化第二參數(shù)M。然而，如果為了獲得輸出信號(hào)的特定頻率Ftl而改變參數(shù)M，將導(dǎo)致在第一參數(shù)N的當(dāng)前值處電源電壓改變?yōu)槌隹山邮盏碾妷悍秶敲吹谝粎?shù)N的值被改變，使得在M改變后電源電壓維持在可接受的電壓范圍內(nèi)。圖9示出用于調(diào)整輸出信號(hào)的頻率Ftl的過(guò)程的流程圖。最初在步驟S902，DFLL100操作在穩(wěn)定狀態(tài)，生成在頻率Ftl的輸出信號(hào)。在步驟S904，確定是否需要調(diào)整輸出信號(hào)的頻率匕。如果輸出信號(hào)的頻率Ftl不需要改變，那么第二參數(shù)M保持不變并且DFLL 100繼續(xù)操作在穩(wěn)定狀態(tài)。當(dāng)DFLL 100操作在穩(wěn)定狀態(tài)時(shí)，它可在步驟S904周期性檢查第二參數(shù)M是否需要改變。如果在步驟S904確定頻率Ftl確實(shí)需要改變，使得需要改變第二參數(shù)M,方法進(jìn)行到步驟S906，在該步驟確定對(duì)M的改變是否使電源電壓超出可接受的電壓范圍。如果對(duì)M的改變使電源電壓超出可接受的電壓范圍，那么也要求對(duì)N的改變，以維持電源電壓在可接受的電壓范圍內(nèi)。如果在步驟S906，確定對(duì)第二參數(shù)M的改變不會(huì)使電源電壓超出可接受的電壓范圍，那么在步驟S908，改變第二參數(shù)M，使得相應(yīng)地調(diào)整輸出信號(hào)的頻率F。。如果在步驟S906，確定對(duì)第二參數(shù)的改變會(huì)使電源電壓超出可接受的電壓范圍，那么在步驟S910，調(diào)整M和N兩者從而相應(yīng)地調(diào)整輸出信號(hào)的頻率Ftl,并且維持電源電壓在可接受的電壓范圍內(nèi)。當(dāng)改變第一和第二參數(shù)M和N兩者時(shí)，重要的是以正確的順序改變參數(shù)以防止電源電壓瞬時(shí)降至過(guò)低。當(dāng)減小頻率Ftl,應(yīng)該首先應(yīng)調(diào)整第一參數(shù)N，然后應(yīng)調(diào)整第二參數(shù)M。應(yīng)該逐漸實(shí)施對(duì)第一參數(shù)N的改變(優(yōu)選不超過(guò)每Ftl周期I個(gè)步長(zhǎng)(st印)一這可以使用計(jì)數(shù)器獲得)。DVCO 102經(jīng)優(yōu)選設(shè)計(jì)，使得能夠以即時(shí)的方式調(diào)整第一參數(shù)N，即實(shí)時(shí)地。當(dāng)增大頻率Ftl時(shí)，應(yīng)該首先調(diào)整第二參數(shù)M，然后調(diào)整第一參數(shù)N。該順序確保電源電壓首先增大然后減小，以安定在新的穩(wěn)定狀態(tài)(而不是減小然后增大)，這對(duì)于防止電源電壓(VDD)過(guò)低是重要的。因此，可以看出DVCO 102振蕩器的數(shù)字周期時(shí)間調(diào)整設(shè)置(S卩，第一參數(shù)N)是速度設(shè)置或第二參數(shù)M的函數(shù)。對(duì)M的調(diào)整可使得對(duì)N的對(duì)應(yīng)合適調(diào)整是有必要的。具體地，在優(yōu)選實(shí)施例中在高速度設(shè)置(具有500MHz以上的F。)處，第一參數(shù)N固定在使得所有關(guān)鍵路徑能夠剛剛跟上DVCO 102的(低)值。
在中等速度設(shè)置(具有400MHz至500MHz的F。)處，(以及因此相對(duì)低的電源電壓)其他關(guān)鍵路徑延遲可以處于支配地位(例如，因?yàn)樗俣茸兊糜芍饕茈S機(jī)變化影響的SRAM單元中的設(shè)備的高閾值電壓支配，因此當(dāng)減小電源電壓時(shí)SRAM傾向于比邏輯下降得更突然)。因此，有必要編程稍微較高的N的值以減慢DVCO 102，從而在SRAM中的最慢的關(guān)鍵路徑能夠保持在該中等速度范圍。在低速度設(shè)置(具有200MHz至400MHz的Ftl)處，重要的是防止電源電壓(VDD)減小至導(dǎo)致保持故障或SRAM故障(寫能力或讀混亂故障)的水平。這通過(guò)以減小第二參數(shù)M的相同速率來(lái)增大第一參數(shù)N (從而數(shù)字地減慢DVCO 102)來(lái)獲得。根據(jù)第二參數(shù)M和能夠被留出裕度的少量其他的固定參數(shù)確定第一參數(shù)N。由于將第一參數(shù)N十分粗略地量化,因此能夠創(chuàng)建諸如如下所示的表I的小的查找表。通過(guò)將輸出信號(hào)的頻率除以2或更大數(shù)同時(shí)編程FDLL 100停留在200MHz至400MHz的范圍中(在圖中未示出這樣的分頻器)，能夠獲得非常低的速度(具有在低電源電壓低于200MHz并因此超出DVCO的范圍的F。)?，F(xiàn)參考圖I中所示的DFLL 100的具體電路，將輸出信號(hào)輸入至第一分頻器塊108中，在該分頻器塊中將其除以S(其中，S = int(T))，即，T的最接近的整數(shù)值，其中T為反饋控制裝置202的模擬控制延遲，以微秒計(jì)量。典型地T在5至30范圍內(nèi)。將具有頻率Fref (在19. 2MHz至38. 4MHz范圍內(nèi))的參考頻率信號(hào)輸入至參考分頻器塊112，在該分頻器塊中將其除以參考頻率FMf的最接近的整數(shù)。在第二分頻器塊114中，參考分頻器塊112的輸出在被輸入至第一延遲塊116之前被除以S。將第二參數(shù)M減I的信號(hào)輸入至第一復(fù)用器126的高數(shù)據(jù)輸入。第二參數(shù)的值傳遞通過(guò)第四至第六延遲塊134、138和142并通過(guò)第二至第四復(fù)用器132、136和140，并且將信號(hào)在第二加法器154中相加，如對(duì)技術(shù)人員來(lái)說(shuō)會(huì)顯而易見(jiàn)的。在第一乘法器144中使用的參數(shù)Ci的值影響DFLL 100能響應(yīng)M的改變以到達(dá)穩(wěn)定狀態(tài)的速度。從第五乘法器162輸出數(shù)字信號(hào)至PWM DAC 164。PWM DAC 164根據(jù)從第五乘法器162接收到的信號(hào)的脈寬，將數(shù)字信號(hào)轉(zhuǎn)換為具有電壓的模擬信號(hào)。典型地，PWM DAC 164應(yīng)用增益Gdae = 56mV/步長(zhǎng)。PWM計(jì)數(shù)器運(yùn)行在大約384MHz (在輸出頻率大約為12MHz的32個(gè)步長(zhǎng))。來(lái)自PWM DAC 164的模擬輸出信號(hào)被用于外部DC-DC轉(zhuǎn)換器塊166中以生成電源電壓(VDD)。PMIC塊180使用以下PMIC控制公式以生成電源電壓
權(quán)利要求
1.一種集成電路，包括 包括壓控振蕩器的鎖頻環(huán)，所述壓控振蕩器配置為接收控制輸入并生成由所述控制輸入確定的時(shí)鐘信號(hào)；以及 微處理器，其配置為由電源電壓供電并接收由所述壓控振蕩器生成的所述時(shí)鐘信號(hào)； 其中所述集成電路配置為使用所述電源電壓作為所述控制輸入，使得所述時(shí)鐘信號(hào)由所述電源電壓確定。
2.根據(jù)權(quán)利要求I所述的集成電路，其中所述鎖頻環(huán)進(jìn)一步包括反饋控制裝置，所述反饋控制裝置用于接收由所述壓控振蕩器生成的所述時(shí)鐘信號(hào)并用于根據(jù)所述時(shí)鐘信號(hào)調(diào)整所述電源電壓。
3.根據(jù)權(quán)利要求2所述的集成電路，其中所述反饋控制裝置配置為接收反饋控制值，并配置為根據(jù)所述反饋控制值調(diào)整所述電源電壓。
4.根據(jù)權(quán)利要求3所述的集成電路，其中所述反饋控制裝置配置為調(diào)整所述電源電壓，使得由所述壓控振蕩器生成的所述時(shí)鐘信號(hào)的頻率由所述反饋控制值確定。
5.根據(jù)權(quán)利要求3或4所述的集成電路，其中所述反饋控制值包括參數(shù)M和具有頻率Fref的參考頻率信號(hào)。
6.根據(jù)權(quán)利要求3至5任一項(xiàng)所述的集成電路，其中所述反饋控制裝置配置為通過(guò)調(diào)整所述電源電壓以在響應(yīng)時(shí)間內(nèi)到達(dá)調(diào)整后的穩(wěn)定水平來(lái)響應(yīng)所述反饋控制值中的改變，所述響應(yīng)時(shí)間能夠通過(guò)設(shè)置第二反饋控制值來(lái)控制。
7.根據(jù)權(quán)利要求6所述的集成電路，其中所述第二反饋控制值設(shè)置為使得用于響應(yīng)導(dǎo)致所述電源電壓增大的所述反饋控制值中的改變的所述響應(yīng)時(shí)間比用于響應(yīng)導(dǎo)致所述電源電壓減小的所述反饋控制值中的改變的所述響應(yīng)時(shí)間短。
8.根據(jù)權(quán)利要求6或7所述的集成電路，其中所述第二反饋控制值設(shè)置為使得通過(guò)改變所述反饋控制值使得所述電源電壓增大而造成的所述電源電壓的過(guò)沖在幅度上大于通過(guò)改變所述反饋控制值使得所述電源電壓減小而造成所述電源電壓的欠沖。
9.根據(jù)上述任意一項(xiàng)權(quán)利要求所述的集成電路，其中所述鎖頻環(huán)是數(shù)字鎖頻環(huán)并且所述時(shí)鐘信號(hào)是數(shù)字時(shí)鐘信號(hào)。
10.根據(jù)從屬于權(quán)利要求2至8中任意一項(xiàng)的權(quán)利要求9所述的集成電路，其中所述反饋控制裝置包括用于生成模擬信號(hào)的數(shù)模轉(zhuǎn)換器。
11.根據(jù)權(quán)利要求10所述的集成電路，其中所述反饋控制裝置進(jìn)一步包括用于接收所述模擬信號(hào)以及根據(jù)所述模擬信號(hào)調(diào)整所述電源電壓的電源管理模塊。
12.根據(jù)上述任意一項(xiàng)權(quán)利要求所述的集成電路，其中所述壓控振蕩器配置為接收振蕩器控制值，其中所述電源電壓和由所述壓控振蕩器生成的所述時(shí)鐘信號(hào)的頻率之間的關(guān)系由所述振蕩器控制值確定。
13.根據(jù)權(quán)利要求12所述的集成電路，其中所述振蕩器控制值是能夠調(diào)整的，使得所述時(shí)鐘信號(hào)的所述頻率能夠減小而所述電源電壓維持在可接受的電壓范圍內(nèi)。
14.根據(jù)從屬于權(quán)利要求3的權(quán)利要求12或13所述的集成電路，其中所述振蕩器控制值配置為基于所述反饋控制值的值來(lái)進(jìn)行設(shè)置。
15.根據(jù)權(quán)利要求14所述的集成電路，其中所述振蕩器控制值配置為利用查找表基于所述反饋控制值的值來(lái)進(jìn)行設(shè)置。
16.根據(jù)從屬于權(quán)利要求3的權(quán)利要求12至15中任意一項(xiàng)所述的集成電路，其配置為使得如果所述反饋控制值和所述振蕩器控制值兩者都要調(diào)整以造成所述電源電壓的增大，那么所述反饋控制值在調(diào)整所述振蕩器控制值之前調(diào)整。
17.根據(jù)從屬于權(quán)利要求3的權(quán)利要求12至16中任意一項(xiàng)所述的集成電路，其配置為使得如果所述反饋控制值和所述振蕩器控制值兩者都要調(diào)整以造成所述電源電壓的減小，那么所述振蕩器控制值在調(diào)整所述反饋控制值之前調(diào)整。
18.根據(jù)上述任一項(xiàng)權(quán)利要求所述的集成電路，其中所述壓控振蕩器是數(shù)字壓控振蕩器，其包括由所述電源電壓控制的細(xì)延遲級(jí)和由所述電源電壓控制的粗延遲級(jí)。
19.一種使用集成電路生成時(shí)鐘信號(hào)的方法，所述集成電路包括鎖頻環(huán)和微處理器，所述鎖頻環(huán)包括壓控振蕩器，所述方法包括 在所述壓控振蕩器處接收控制輸入； 在所述壓控振蕩器處生成由所述控制輸入確定的時(shí)鐘信號(hào)； 在所述微處理器處接收由所述壓控振蕩器生成的所述時(shí)鐘信號(hào)；以及 利用電源電壓為所述微處理器供電； 其中所述電源電壓用作所述控制輸入，使得所述時(shí)鐘信號(hào)由所述電源電壓確定。
20.根據(jù)權(quán)利要求19所述的方法，進(jìn)一步包括在所述壓控振蕩器處接收振蕩器控制值，其中所述電源電壓和由所述壓控振蕩器生成的所述時(shí)鐘信號(hào)的頻率之間的關(guān)系由所述振蕩器控制值確定。
21.一種用于生成輸出信號(hào)的數(shù)字鎖頻環(huán)，所述數(shù)字鎖頻環(huán)包括 數(shù)字壓控振蕩器，用于接收第一控制值以及生成具有頻率Ftl的所述輸出信號(hào)； 控制輸入線，用于輸入能夠調(diào)整的第二控制值； 反饋控制裝置，用于 從所述數(shù)字壓控振蕩器接收所述輸出信號(hào)， 從所述控制輸入線接收所述第二控制值， 根據(jù)所述第二控制值和所述輸出信號(hào)生成電源電壓，以及 輸出所述電源電壓至所述數(shù)字壓控振蕩器，在所述電源電壓維持在可接受的范圍內(nèi)的同時(shí)，所述數(shù)字壓控振蕩器由所述電源電壓供電，并且其中由所述數(shù)字壓控振蕩器生成的所述輸出信號(hào)的所述頻率Ftl取決于所述電源電壓和所述第一控制值， 其中所述第一控制值能夠調(diào)整，以調(diào)整所述輸出信號(hào)的所述頻率Ftl而維持所述電源電壓在所述可接受的電壓范圍內(nèi)， 由此，所述輸出信號(hào)的所述頻率Ftl由所述第二控制值確定。
22.一種使用數(shù)字鎖頻環(huán)生成輸出信號(hào)的方法，所述數(shù)字鎖頻環(huán)包括數(shù)字壓控振蕩器和反饋控制裝置，所述方法包括 在所述數(shù)字壓控振蕩器處接收第一控制值； 在所述數(shù)字壓控振蕩器處生成具有頻率Ftl的所述輸出信號(hào)； 在所述反饋控制裝置處接收來(lái)自于所述數(shù)字壓控振蕩器的所述輸出信號(hào)； 在所述反饋控制裝置處接收能夠調(diào)整的第二控制值； 在所述反饋控制裝置處根據(jù)所述第二控制值和所述輸出信號(hào)生成電源電壓；以及 從所述反饋控制裝置輸出所述電源電壓至所述數(shù)字壓控振蕩器，在所述電源電壓維持在可接受的范圍內(nèi)的同時(shí)，所述數(shù)字壓控振蕩器由所述電源電壓供電，并且其中由所述數(shù)字壓控振蕩器生成的所述輸出信號(hào)的所述頻率Ftl取決于所述電源電壓和所述第一控制值，其中所述第一控制值能夠調(diào)整，以調(diào)整所述輸出信號(hào)的所述頻率Ftl而維持所述電源電壓在所述可接受的范圍內(nèi)， 由此，所述輸出信號(hào)的所述頻率Ftl由 所述第二控制值確定。
全文摘要
用于生成時(shí)鐘信號(hào)的集成電路和方法，該集成電路包括(i)包括壓控振蕩器的鎖頻環(huán)，該壓控振蕩器配置為接收控制輸入并生成由該控制輸入所確定的時(shí)鐘信號(hào)；和(ii)微處理器，其配置為由電源電壓供電并接收由壓控振蕩器生成的時(shí)鐘信號(hào)。集成電路配置為使用電源電壓作為控制輸入，以使得時(shí)鐘信號(hào)由電源電壓確定。
文檔編號(hào)H03L7/093GK102971967SQ201180010945
公開(kāi)日2013年3月13日 申請(qǐng)日期2011年2月22日 優(yōu)先權(quán)日2010年2月23日
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