專利名稱：具有測試電路的σ-δadc的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種2-A模數(shù)轉(zhuǎn)換器(ADC)，本發(fā)明還涉及一種測試2-AADC的方法。
背景技術(shù)：
BIST (內(nèi)建自測)電路提供一種測試制造后的集成電路的裝置。BIST電路在芯片上實現(xiàn)且因此通常形成最終產(chǎn)品的一部分。BIST電路允許產(chǎn)生測試信號且將該測試信號施加到被測電路(⑶T)的多個部分，且在芯片上自動驗證結(jié)果。
部分地由于應(yīng)測試的輸入信號的連續(xù)的值的范圍，測試集成電路的模擬部分比測試數(shù)字部分更為昂貴。因此，盡管集成電路的模擬部分通常形成總面積的僅10%至15%，但是測試這些部分可以占測試成本的50%以上，該測試成本包括提供能夠產(chǎn)生必要的測試序列的測試設(shè)備的成本以及用于進(jìn)行測試所需的時間。
ADC是在集成電路的模擬部分中經(jīng)常存在的模擬部件的示例，且由于其相對較低的量化噪聲和在芯片面積方面的低成本，S-AADC是ADC的熱門選擇。然而，測試2-AADC涉及施加高分辨率的測試信號，該測試信號的值通常應(yīng)比轉(zhuǎn)換器的分辨率大2位到3位，使得在輸出端測量到的任何失真僅源自⑶T。因此，通常需要復(fù)雜的波形發(fā)生器。此外，2-AADC的進(jìn)步已使它們具有增大的動態(tài)范圍，因此，該測試信號應(yīng)該能夠在這些較高的范圍上進(jìn)行測試。存在的問題是提供可以實現(xiàn)為BIST且滿足這些要求的解決方案。發(fā)明內(nèi)容
本發(fā)明的目的是至少部分地解決現(xiàn)有技術(shù)中的一個或多個困難。
根據(jù)本發(fā)明的一方面，提供了一種A開關(guān)電容模數(shù)轉(zhuǎn)換器,其包括:輸入線，該輸出線用于接收待轉(zhuǎn)換的信號；以及開關(guān)電路，所述開關(guān)電路適于在所述2-AADC的測試模式期間，通過基于數(shù)字測試控制信號周期性地選擇待施加到所述輸入線的第一測試電壓、第二測試電壓和第三測試電壓中的一個測試電壓，而將三元測試信號施加到所述輸入線。
根據(jù)一個實施方式，所述2-AADC還包括分別用于接收所述第一測試電壓、所述第二測試電壓和所述第三測試電壓的第一輸入端、第二輸入端和第三輸入端。
根據(jù)另一實施方式，所述2-AADC是差分轉(zhuǎn)換器，所述第一測試電壓、所述第二測試電壓和所述第三測試電壓是差分電壓，以及所述第一輸入端、所述第二輸入端和所述第三輸入端均包括一對差分輸入端子，且在各對差分輸入端子之間分別施加所述第一差分測試電壓、所述第二差分測試電壓和所述第三差分測試電壓。
根據(jù)另一實施方式，所述2-AADC還包括用于接收模擬輸入信號的第四輸入端，其中，在所述2-AADC的正常模式期間，所述開關(guān)電路被布置為將所述模擬輸入信號施加到所述輸入線。
根據(jù)另一實施方式，所述2-AADC還包括:第一開關(guān)，所述第一開關(guān)連接在所述第一輸入端和所述輸入線之間；第二開關(guān)，所述第二開關(guān)連接在所述第二輸入端和所述輸入線之間；以及第三開關(guān)，所述第三開關(guān)連接在所述第三輸入端和所述輸入線之間；其中，所述數(shù)字測試控制信號包括分別適于控制所述第一開關(guān)、第二開關(guān)和第三開關(guān)的第一控制信號、第二控制信號和第三控制信號。
根據(jù)另一實施方式，所述第一測試電壓對應(yīng)于施加到所述第一開關(guān)的差分輸入端的第一電壓電平和第二電壓電平之間的電壓差，以及所述第三測試電壓對應(yīng)于施加到所述第二開關(guān)的差分輸入端的所述第二電壓電平和所述第一電壓電平之間的電壓差。
根據(jù)另一實施方式，所述第一電壓電平等于施加到所述2-AADC的第一反饋塊的正基準(zhǔn)電壓；以及所述第二電壓電平等于施加到所述2-AADC的第二反饋塊的負(fù)基準(zhǔn)電壓。
根據(jù)另一實施方式，所述第二測試電壓是施加到所述2-AADC的一對采樣電容器的兩個端子的差分零電壓。
根據(jù)本發(fā)明的另一方面，提供了一種集成電路，該集成電路包括上述2-AADC以及控制電路，該控制電路適于產(chǎn)生所述數(shù)字測試控制信號。
根據(jù)一個實施方式，所述控制電路包括2-A調(diào)制器，該2-A調(diào)制器用于對模擬測試信號施加S-A調(diào)制，所述I:-A調(diào)制器包括兩個比較器，這兩個比較器用于檢測所述調(diào)制信號的值何時在三個范圍之一中。
根據(jù)另一實施方式，所述控制電路適于基于二進(jìn)制測試信號產(chǎn)生所述數(shù)字測試控制信號。
根據(jù)另一實施方式，所述控制電路包括:延遲元件，該延遲元件適于產(chǎn)生二進(jìn)制測試信號的延遲形式；以及邏輯元件，該邏輯元件用于基于二進(jìn)制測試信號和二進(jìn)制測試信號的延遲形式產(chǎn)生所述數(shù)字測試控制信號。
根據(jù)另一實施方式，所述延遲元件是布置為存儲所述二進(jìn)制測試信號的二進(jìn)制序列的線性反饋移位寄存器。
根據(jù)另一實施方式，所述集成電路還包括存儲所述二進(jìn)制測試信號的存儲器。
根據(jù)本發(fā)明的另一方面，提供了一種測試2-A開關(guān)電容模數(shù)轉(zhuǎn)換器的方法，該方法包括在測試模式期間將三元測試信號施加到所述2-AADC的輸入線。例如，三元測試信號由三個不同的電壓電平組成。此外，數(shù)字測試控制信號例如用來控制將所述三個電壓電平引入到所述2 - A ADC，使得每次一個電壓電平被施加到所述輸入線。
根據(jù)一個實施方式，所述2 - A ADC是差分轉(zhuǎn)換器，且所述三元測試信號包括第一差分電壓電平、第二差分電壓電平和第三差分電壓電平。
根據(jù)另一實施方式，所述第二差分電壓電平是差分零電壓。
根據(jù)另一實施方式，所述二進(jìn)制測試信號基于以下之一而產(chǎn)生:二進(jìn)制測試信號；以及模擬測試信號。


根據(jù)下列結(jié)合附圖以說明性而非限制性方式給出的實施方式的詳細(xì)描述，本發(fā)明的上述的和其它目的、特征、方面和優(yōu)點(diǎn)將變得顯而易見，其中:
圖1示意性地示出2-A ADC的示例；
圖2示意性地示出用于測試2 - A ADC的測試電路的示例；
圖3示意性地示出用于測試2-AADC的測試電路的替選示例；
圖4A示意性地示出根據(jù)本發(fā)明實施方式的包括2-AADC和測試電路的集成電路；
圖4B示意性地更詳細(xì)地示出根據(jù)本發(fā)明實施方式的圖4A的集成電路的輸入電路；
圖5更詳細(xì)地示出根據(jù)本發(fā)明實施方式的圖4A的2-AADC調(diào)制器；
圖6示出根據(jù)本發(fā)明實施方式的用于基于模擬測試信號產(chǎn)生數(shù)字測試控制信號的電路；
圖7A和圖7B均示出根據(jù)本發(fā)明的替選實施方式的用于基于二進(jìn)制測試序列產(chǎn)生數(shù)字測試控制信號的電路；
圖8是示出圖7A和圖7B的電路的信號以及產(chǎn)生的三元測試信號的示例的時序圖；以及
圖9示出根據(jù)本發(fā)明實施方式的具有BIST的2-AADC。
具體實施方式
在下文中，將僅詳細(xì)討論有助于理解本發(fā)明的特征和方面。例如，生成用于2 - A ADC的模擬測試信號以及基于模擬測試信號生成二進(jìn)制測試信號在本領(lǐng)域的技術(shù)人員的能力范圍內(nèi)且將不進(jìn)行詳細(xì)說明。
圖1示出包括2-A調(diào)制器102以及抽取濾波器104的I:-AADC100的示例。調(diào)制器102包括減法器106，該減法器106從提供在輸入線107上的輸入信號電壓Vin減去反饋信號。減法器106的輸出端連接到積分器108，該積分器108對該輸出端的信號求積分，且將結(jié)果提供到一位量化單元110。量化單元110使用單一閾值以提供二進(jìn)制輸出，該二進(jìn)制輸出是S-A調(diào)制信號。該信號被提供到輸出線111上，輸出線111連接到數(shù)模轉(zhuǎn)換器(DAC)112。DAC112基于2-A調(diào)制信號生成模擬電平，且通過反饋線將該模擬電平提供給減法器106。
因此，在操作中，2-A調(diào)制器102提供比特流，該比特流具有由輸入信號的電平Vin所確定的頻譜功率，其中，輸入信號越高，功率和量化噪聲越高。
將量化單元110的在線111上的輸出提供給抽取濾波器104，該抽取濾波器對噪聲進(jìn)行濾波，且以奈奎斯特速率將高頻比特流降頻轉(zhuǎn)換成高分辨率數(shù)字碼。尤其，這涉及同時應(yīng)用平均濾波函數(shù)以及速率減小函數(shù)，以生成高分辨率數(shù)字碼。
圖2示出包括圖1的I:-A ADC100的集成電路200以及用于測試ADC100的外部測試設(shè)備202的示例。如圖所示，測試設(shè)備通過輸入線204將高分辨率模擬測試波形提供給ADC100，且通過線206接收來自ADC的n位輸出。
圖2的裝置不是BIST解決方案，且具有為了生成高分辨率模擬波形而測試設(shè)備必須復(fù)雜的缺點(diǎn)。此外，出于成本原因，測試設(shè)備202的數(shù)量通常是有限的，且將來自轉(zhuǎn)換器100的輸出端的大量n位數(shù)字值下載到測試設(shè)備花費(fèi)相對長的時間。因此，使用這樣的裝置測試大量的集成電路將是非常耗時的。
圖3示出已提出的替選裝置，其中，集成電路300包括I: - A ADC100,且接收二進(jìn)制測試信號VBIN。測試設(shè)備302產(chǎn)生一位數(shù)字信號并通過輸入線304將該一位數(shù)字信號提供給集成電路300。輸入線304連接到DAC306，通過用所需的電壓幅值取代數(shù)字信號的邏輯高電平和邏輯低電平，該DAC將數(shù)字信號轉(zhuǎn)換成二進(jìn)制測試信號VBIN。由于轉(zhuǎn)換器架構(gòu)拒絕包含在比特流中的高頻噪聲，因此純數(shù)字測試信號的使用不需要在2-AADC的輸入端處的模擬濾波器。
如果在芯片上存儲或生成線304上的數(shù)字測試信號，且在芯片上分析2-AADC100的n位輸出，則圖3中的裝置可以適于成為BIST解決方案。
然而，使用二進(jìn)制測試信號具有引入高量化噪聲的缺點(diǎn)。因此，必需在將二進(jìn)制測試信號施加到S-A轉(zhuǎn)換器之前，使該二進(jìn)制測試信號的幅值衰減，這意味著該技術(shù)不能夠測試轉(zhuǎn)換器的全動態(tài)范圍。
圖4A示出包括2-A調(diào)制器401的2-AADC400，該2-A調(diào)制器具有輸入電路402以及調(diào)制塊403。ADC400還包括抽取濾波器404。在測試模式期間，三元測試信號被施加到轉(zhuǎn)換器，而不是模擬測試信號或二進(jìn)制測試信號被施加到轉(zhuǎn)換器。尤其是，在正常操作模式下，輸入電路402通過線405將模擬輸入電壓Vin提供給調(diào)制塊403的其余部分；或在測試操作模式下，輸入電路402通過線405將三元測試信號提供給調(diào)制塊403的其余部分。輸入電路接收輸入端406上的模擬輸入電壓Vin以及輸入端407處的數(shù)字測試控制信號Dtest。通過控制在待施加到輸入線405的三個測試電壓之間的選擇，數(shù)字測試控制信號Dtest用來產(chǎn)生三元測試信號。在此示例中，三個測試電壓為通過線408、線410、線412提供給輸入電路的電壓電平\、V0> VB。例如，電壓電平Va是正測試電壓電平，電壓電平Vb是負(fù)測試電壓電平，且Vtl是中性點(diǎn)電壓。
例如，在實現(xiàn)差分的情況下，測試電壓電平Va和測試電壓電平Vb可以具有相等的絕對大小，如下面將參照圖5更詳細(xì)地說明的。例如，基于所需的測試信號的幅值選擇測試電壓Va和測試電壓Vb的大小。
例如，在兩位線或三位線上，數(shù)字測試控制信號Dtest編碼一信息，該信息指示在任何時間三元測試信號具有三個測試電壓電平WVb中的哪個測試電壓電平。
圖4B更詳細(xì)地示出根據(jù)一實施方式的圖4A的2-A調(diào)制器401的輸入電路402。
如圖所示，輸入電路402例如包括切換塊420、切換塊422和切換塊424。切換塊420接收二進(jìn)制信號D1,而切換塊422接收二進(jìn)制信號Dtl以及切換塊424接收二進(jìn)制信號D_lt) 二進(jìn)制信號D1、二進(jìn)制信號Dtl和二進(jìn)制信號I1 一起形成圖4A的數(shù)字測試數(shù)據(jù)信號Dtest。開關(guān)420、開關(guān)422和開關(guān)424的輸出端都連接到線405。在任一時間，僅斷言二進(jìn)制信號D1、二進(jìn)制信號Dtl和二進(jìn)制信號I1中的一個二進(jìn)制信號，以指示在該時間三個測試電壓電平\、\、\中的哪個應(yīng)施加到線405。因此，當(dāng)對應(yīng)的二進(jìn)制信號D1、二進(jìn)制信號Dtl和二進(jìn)制信號I1被斷言時，例如通過邏輯“I”斷言，每個切換塊將對應(yīng)的電壓電平Va、電壓電平Vo和電壓電平Vb連接到線405。
圖5更詳細(xì)地示出根據(jù)一實施方式的圖4A的調(diào)制器401，其中，轉(zhuǎn)換器是二階開關(guān)電容差分轉(zhuǎn)換器。除了輸入電路402之外，2-A調(diào)制器401還包括積分器501、包括數(shù)模轉(zhuǎn)換器502A和數(shù)模轉(zhuǎn)換器502B的反饋級、第二級2-A調(diào)制器503以及量化單元504。
積分器501包括運(yùn)算放大器505，該運(yùn)算放大器具有差分輸入端506、508以及差分輸出端510、512，輸出端510通過電容器Ci+連接到輸入端506，以及輸出端512通過電容器C1-連接到輸入端508。輸入端506通過開關(guān)516和采樣電容器Cs+連接到線405A，線405A接著通過開關(guān)517A連接到積分器501的正輸入端。輸入端508通過開關(guān)518和采樣電容器Cs-連接到線405B，線405B接著通過開關(guān)517B連接到積分器501的負(fù)輸入端。在開關(guān)516和電容器Cs+之間的節(jié)點(diǎn)520通過開關(guān)521連接到共模電壓Vran，且在開關(guān)518和電容器Cs_之間的節(jié)點(diǎn)522通過開關(guān)523連接到電壓V 。此外，積分器501包括連接在輸入線405A和電壓Vem之間的開關(guān)527A以及連接在輸入線405B和電壓Vem之間的開關(guān)527B。
反饋級的DAC502A包括連接在高基準(zhǔn)電壓Vref+和節(jié)點(diǎn)525A之間的開關(guān)524A以及連接在低基準(zhǔn)電壓VMf_和節(jié)點(diǎn)525A之間的開關(guān)526A。節(jié)點(diǎn)525A還通過電容器Cda。+連接到積分器501的節(jié)點(diǎn)520，以及通過開關(guān)528A連接到電壓V 。類似地，DAC502B包括連接在高基準(zhǔn)電壓U和節(jié)點(diǎn)525B之間的開關(guān)524B以及連接在低基準(zhǔn)電壓Vref_和節(jié)點(diǎn)525B之間的開關(guān)526B。節(jié)點(diǎn)525B通過電容器Cdae_連接到積分器501的節(jié)點(diǎn)522，以及通過開關(guān)528B連接到電壓Vcm。
輸入電路402包括連接在低測試電壓VBIST_和輸入線405A之間的開關(guān)532A和連接在低測試電壓VBIST_和輸入線405B之間的開關(guān)532B、以及連接在高測試電壓Vbist+和輸入線405A之間的開關(guān)534A和連接在高測試電壓Vbist+和輸入線405B之間的開關(guān)534B。輸入電路402還包括積分器501的開關(guān)517A、開關(guān)517B、開關(guān)527A和開關(guān)527B，這些開關(guān)適于附加地接收用于控制測試模式的控制信號，如下面將更詳細(xì)地解釋。在替選實施方式中，輸入電路402可以包括與開關(guān)527A和開關(guān)527B的分離的開關(guān)，用于將線405A和線405B連接到差分接地電壓。
積分器501在線510 和線512上的差分輸出端連接到第二級2-A調(diào)制器503的相應(yīng)的輸入端。例如，該第二級S-A調(diào)制器503包括與積分器501相同的另一積分器以及與DAC502A和DAC502B相同的DAC。調(diào)制器503的差分輸出端連接到量化單元504的相應(yīng)的輸入端，量化單兀504提供輸出信號Scu,該輸出信號Scu為2-A調(diào)制的信號。
在此示例中，共模電壓Vm為差分接地電壓。
因此，在本實施方式中，通過VBIST_和Vbist+之間的電壓差產(chǎn)生測試電壓電平Va，換言之，測試電壓電平Va等于VBIST+-VBIST_。通過Vbist+和VBIST_之間的電壓差產(chǎn)生測試電壓VB，換言之，測試電壓Vb等于VBIST_-VBIST+。通過以這種方式產(chǎn)生測試電壓，可以確保其相對于不同的接地電壓的擺動是相等的。此外，通過施加相同的共模電壓Vm產(chǎn)生相同的差分零電壓，可以確保中性點(diǎn)電壓，其中，該共模電壓還被施加到積分器的節(jié)點(diǎn)520和節(jié)點(diǎn)522。在一些實施方式中，電壓Vbist+和電壓VBIST_分別是DAC的基準(zhǔn)電壓Vkef+和基準(zhǔn)電壓VKEF_。
對本領(lǐng)域技術(shù)人員顯而易見的是，在替選實施方式中，三個測試電壓電平VpDb可以僅基于單個電壓電平Vbist以及共模電壓Vcni而產(chǎn)生。
圖5中提供給各個開關(guān)的數(shù)字控制信號包括以下信號:
O1, O2:非重疊時鐘信號，其中，O1僅在采樣階段期間為真，且O2僅在積分階段期間為真；
SojS1:輸出信號Scu的互補(bǔ)形式，其中，當(dāng)輸出信號Scu為低時，Stl為真；當(dāng)輸出信號Scu為高時，S1為真；
T1, T0:數(shù)字測試階段信號T的互補(bǔ)形式，其中，T1僅在測試階段期間為高Jtl僅在正常階段期間為高；
D_p D0, D1:形成數(shù)字測試控制信號，其中，在任一時間，這些信號中僅有一個信號為高，當(dāng)測試電壓是\時，信號D1為高，當(dāng)測試電壓在差分零電壓Vtl處時，信號Dtl為高，當(dāng)測試電壓是Vb時，信號D_i為高。
積分器501的開關(guān)516和開關(guān)518通過信號O2控制，而開關(guān)521和開關(guān)523通過信號O1控制。DAC502A的開關(guān)528A和DAC502B的開關(guān)528B通過信號O2控制，而當(dāng)①丨和S0都為高時，開關(guān)524A和開關(guān)526A導(dǎo)通，且當(dāng)O1和S1都為高時，開關(guān)526A和開關(guān)524B導(dǎo)通。
當(dāng)信號叫和!；為高時，積分器501的開關(guān)517A和開關(guān)517B都導(dǎo)通。當(dāng)信號％、信號T1和信號D_i都為高時，輸入電路402的開關(guān)532A和開關(guān)534B導(dǎo)通。當(dāng)信號O1、信號T1和信號D1都為高時，輸入電路402的開關(guān)534A和開關(guān)532B導(dǎo)通。當(dāng)信號O2為高或當(dāng)信號O1JpDtl都為高時，積分器501的開關(guān)536A和開關(guān)536B導(dǎo)通。
因此，在正常的操作模式期間，信號Ttl為高。當(dāng)在正常模式中，在O1為高時的采樣階段期間，輸入電壓Vin+和輸入電壓Vin-被采樣到電容器Cs+和電容器cs-，同時，反相反饋電壓分別通過DAC502A和DAC502B被采樣到電容器Cdae+和電容器CdacT上。在02為高時的積分階段期間，輸入線405A和輸入線405B被接地到相同的共模電壓Vem，且電容器Cdae+和電容器CdacT上的反相反饋電壓被添加到運(yùn)算放大器504的輸入端506和輸入端508處的電容器Cs+和電容器Cf上的采樣電壓。在這種方式中，在積分之前，反饋電壓被有效地從輸入電壓中減去。
在T1為高時的測試操作模式期間，DAC502A和DAC502B如同在正常模式下那樣操作，但是，調(diào)制器401的輸入電路402應(yīng)用三元測試電壓。尤其是，在積分階段期間，開關(guān)527A和開關(guān)527B不再僅用于將輸入線405A和輸入線405B接地，而且還在采樣階段期間，通過將線405A和線405B都連接到相同的電壓而提供差分零測試電壓Vtl，在這種情況下為共模電壓Vem。通過附加的四個開關(guān)532A、532B、534A、534B而提供測試電壓Va和測試電壓V
在替選實施方式中，為了應(yīng)用中性點(diǎn)電壓Vtl,輸入線405A和輸入線405B可以簡單地連接到輸入端Vin_和輸入端Vin+，這可能是短路的。在這種情況下，當(dāng)施加電壓Vtl時，僅開關(guān)517A和開關(guān)517B被激活。
此外，在替選實施方式中，開關(guān)532A、532B以及開關(guān)534A、534B可以連接到在開關(guān)517A和開關(guān)517B前面的Vin+和Vin_輸入節(jié)點(diǎn)，S卩，圖4A的輸入線406，而不是連接到輸入線405A和輸入線405B。這將僅涉及對開關(guān)517A和開關(guān)517B的定時信號的簡單的修改，這對本領(lǐng)域技術(shù)人員來說顯而易見的。
圖6示出用于基于模擬測試信號Vtest產(chǎn)生數(shù)字測試控制信號Dtest的電路600的示例，在該示例中，電路600包括圖5的實施方式中使用的三個控制信號Dp Dp D_10例如，電路600通過與包括待測試的2-AADC的芯片分開的適當(dāng)?shù)挠嬎銠C(jī)輔助工具來實現(xiàn)，例如，信號D1、信號Dtl和信號I1的序列可以被存儲在嵌入具有待測的2-A調(diào)制器的芯片上的存儲器中，或存儲到測試設(shè)備的存儲器中，從而使得在測試階段期間，該序列可以通過低成本的測試設(shè)備而被直接發(fā)送到待測的2-A調(diào)制器。
電路600包括例如通過理想的計算機(jī)輔助模擬所提供的多位2-A調(diào)制器602，該2-A調(diào)制器602包括減法器604，該減法器604從輸入電壓中減去反饋電壓，且將結(jié)果提供給積分器606。積分器606將結(jié)果提供給一對量化單元608、610，每個量化單元均具有不同的量化電平。將量化單元608和量化單元610的輸出提供給三態(tài)DAC612，三態(tài)DAC基于這些輸出將反饋電壓提供給減法器604。
因此，假定量化單元608比量化單元610具有更高的閾值，量化單元608用于確定何時施加三元測試信號的差分零測試電壓Vtl和何時施加三元測試信號的測試電壓Va之間的分界點(diǎn)，以及量化單元610用來確定何時施加三元測試信號的差分零測試電壓Vtl和何時施加三元測試信號的測試電壓Vb之間的分界點(diǎn)。
邏輯塊614接收來自量化單元608和量化單元610的輸出，且基于這些輸出產(chǎn)生三個控制信號DpDpDf尤其是，控制信號D1等于量化單元608的輸出，I1等于量化單元608的輸出的反相，該反相由反相器616提供，以及Dtl相當(dāng)于通過與門618提供的在量化單元608的輸出的反相(由反相器620提供)和量化單元610的輸出之間的與(AND)函數(shù)。
作為一種替選方法，電路600可用于產(chǎn)生二進(jìn)制測試信號，該二進(jìn)制測試信號提供給現(xiàn)將描述的圖7A或圖7B的芯片上的電路。
圖7A和圖7B示出用于產(chǎn)生數(shù)字測試控制信號Dp D0, D-1的電路的替選示例，在該示例中，基于二進(jìn)制測試信號Dbin，該二進(jìn)制測試信號Dbin例如存儲在包括待測試的2-AADC的芯片上的存儲器中，或在測試階段期間，通過低成本的測試設(shè)備而提供。在該示例中，通過將二進(jìn)制測試信號Dbin的值添加到二進(jìn)制測試信號的延遲形式而產(chǎn)生數(shù)字測試控制信號。
二進(jìn)制測試信號的產(chǎn)生在本領(lǐng)域中是已知的，且例如在B.Dufort等的題為“On-chip Analog Signal Generation for Mixed-Signal Built-1n Self-Test，，的論文中被討論。二進(jìn)制測試信號可以存儲在芯片上的存儲器中，或者通過芯片上的數(shù)字諧振器而產(chǎn)生。
如圖7A所示，寄存器702包括觸發(fā)器F1至觸發(fā)器rn，其中，n等于二進(jìn)制測試序列中值的數(shù)目N。最初通過多路復(fù)用器704將值加載到寄存器702，多路復(fù)用器704最初被控制以選擇二進(jìn)制測試信號Dbin。例如，在頻率Fcdk下，二進(jìn)制測試信號Dbin的二進(jìn)制序列具有N個樣本長度。例如，頻率Fcdk為與被測2-A ADC的時鐘頻率相同的頻率，或者為不同的頻率。一旦二進(jìn)制序列的N個值已被加載到觸發(fā)器F1至觸發(fā)器rn，則多路復(fù)用器704被控制以選擇來自寄存器702輸出端的反饋，使得寄存器702成為使二進(jìn)制測試序列循環(huán)的線性反饋移位寄存器(LFSR)。
數(shù)字測試控制信號Dp D_p D0是通過邏輯塊705基于寄存器的輸出端的觸發(fā)器F1中的數(shù)據(jù)值J1以及觸發(fā)器rs中的數(shù)據(jù)值J2而產(chǎn)生的，觸發(fā)器1^是觸發(fā)器1^之前的一個或多個觸發(fā)器。例如，S的值等于或大于I。邏輯塊705包括:與門706，該與門706通過對信號J1和信號J2執(zhí)行與(AND)函數(shù)而產(chǎn)生信號D1 ;異或門708，該異或門708通過對信號J1和信號J2執(zhí)行異或(XOR)函數(shù)而產(chǎn)生信號Dtl ;以及或非門710，該或非門710通過對信號J1和信號J2執(zhí)行或非(NOR)函數(shù)而產(chǎn)生信號D_lt)因此，當(dāng)信號J1和信號J2都為高時，信號D1為高，當(dāng)信號J1和信號J2都為低時，信號D_i為高，以及只要信號J1和信號J2中的一個或另一個為高，則信號Dtl為高。
圖7B示出替選實施方式752，其中，二進(jìn)制測試信號Dbin直接提供信號J1，且通過僅具有S個寄存器^至^的寄存器752的輸出端來提供信號J2。例如，與圖7A中相同的邏輯塊705用于基于J1和J2分別產(chǎn)生信號D1、信號Dtl和信號D_lt)
圖7B的實施方式的優(yōu)勢在于寄存器752小于圖7A的寄存器702，因此，面積開銷較低。例如，通過從外部低成本的測試設(shè)備的存儲器反復(fù)發(fā)送二進(jìn)制序列，或通過數(shù)字諧振器反復(fù)產(chǎn)生二進(jìn)制序列而周期性地提供該二進(jìn)制序列。
本發(fā)明示出三元測試序列的幅值A(chǔ)t，該三元測試序列可以基于通過圖7A或圖7B的電路產(chǎn)生的控制信號而產(chǎn)生，該幅值A(chǔ)t相對于二進(jìn)制測試序列Vbin的幅值A(chǔ)b具有以下關(guān)系式:
權(quán)利要求
1.一種2-A開關(guān)電容模數(shù)轉(zhuǎn)換器ADC,包括: 輸入線(405)，所述輸入線用于接收待轉(zhuǎn)換的信號；以及 開關(guān)電路，所述開關(guān)電路適用于在所述2-AADC的測試模式期間，通過基于數(shù)字測試控制信號(Dtest)周期性地選擇待施加到所述輸入線的第一測試電壓、第二測試電壓和第三測試電壓中的一個測試電壓，而將三元測試信號施加到所述輸入線。
2.根據(jù)權(quán)利要求1所述的2-AADC，還包括:分別用于接收所述第一測試電壓、所述第二測試電壓和所述第三測試電壓(VaJciJb)的第一輸入端、第二輸入端和第三輸入端(408、410、412)。
3.根據(jù)權(quán)利要求2所述的2-AADC，其中，所述2-AADC是差分轉(zhuǎn)換器，所述第一測試電壓、所述第二測試電壓和所述第三測試電壓是差分電壓，以及所述第一輸入端、所述第二輸入端和所述第三輸入端均包括一對差分輸入端子，在各對差分輸入端子之間分別施加所述第一差分測試電壓、所述第二差分測試電壓和所述第三差分測試電壓。
4.根據(jù)權(quán)利要求2或3所述的2-AADC，還包括用于接收模擬輸入信號的第四輸入端(406)，其中，在所述2-AADC的正常模式期間，所述開關(guān)電路被布置為將所述模擬輸入信號施加到所述輸入線。
5.根據(jù)權(quán)利要求2至4中任一項所述的2-AADC，還包括:第一開關(guān)(420、534A、534B)，所述第一開關(guān)連接在所述第一輸入端和所述輸入線之間；第二開關(guān)(422、517A、517B、527A、527 B)，所述第二開關(guān)連接在所述第二輸入端和所述輸入線之間；以及第三開關(guān)(424、532A、532B)，所述第三開關(guān)連接在所述第三輸入端和所述輸入線之間；其中，所述數(shù)字測試控制信號包括分別適于控制所述第一開關(guān)、所述第二開關(guān)和所述第三開關(guān)的第一控制信號、第二控制信號和第三控制信號(D_1、％、D1)。
6.根據(jù)權(quán)利要求5所述的2-AADC，其中，所述第一測試電壓對應(yīng)于施加到所述第一開關(guān)的差分輸入端(408A、408B)的第一電壓電平(VBIST+)和第二電壓電平(VBIST_)之間的電壓差，以及所述第三測試電壓對應(yīng)于施加到所述第二開關(guān)的差分輸入端(412A、412B)的所述第二電壓電平和所述第一電壓電平之間的電壓差。
7.根據(jù)權(quán)利要求6所述的2-AADC，其中，所述第一電壓電平等于施加到所述2-AADC的第一反饋塊(502A)的正基準(zhǔn)電壓(V,ef+)，以及所述第二電壓電平等于施加到所述2-AADC的第二反饋塊(502B)的負(fù)基準(zhǔn)電壓(VMf_)。
8.根據(jù)權(quán)利要求1至7中任一項所述的2-AADC，其中，所述第二測試電壓是施加到所述2-AADC的一對采樣電容器的兩個端子的差分零電壓。
9.一種集成電路，包括根據(jù)權(quán)利要求1至8中任一項所述的I:-A ADC、以及適于產(chǎn)生所述數(shù)字測試控制信號的控制電路(600、700、750 )。
10.根據(jù)權(quán)利要求9所述的集成電路，其中，所述控制電路包括2-A調(diào)制器(602)，所述2-A調(diào)制器用于對模擬測試信號施加2-A調(diào)制，所述2-A調(diào)制器包括兩個比較器(608、610)，所述兩個比較器用于檢測所述調(diào)制信號的值何時在三個范圍之一中。
11.根據(jù)權(quán)利要求9所述的集成電路，其中，所述控制電路適于基于二進(jìn)制測試信號產(chǎn)生所述數(shù)字測試控制信號。
12.根據(jù)權(quán)利要求11所述的集成電路，其中，所述控制電路包括:延遲元件(702、752)，所述延遲元件適于產(chǎn)生二進(jìn)制測試信號的延遲形式；以及邏輯元件，所述邏輯元件用于基于所述二進(jìn)制測試信號和所述二進(jìn)制測試信號的延遲形式產(chǎn)生所述數(shù)字測試控制信號。
13.根據(jù)權(quán)利要求12所述的集成電路，其中，所述延遲元件(702)是布置為存儲所述二進(jìn)制測試信號的二進(jìn)制序列的線性反饋移位寄存器。
14.根據(jù)權(quán)利要求11或12所述的集成電路，還包括存儲所述二進(jìn)制測試信號的存儲器(916)。
15.一種測試2-A開關(guān)電容模數(shù)轉(zhuǎn)換器(ADC)的方法，包括在測試模式期間將三元測試信號施加到所述2-AADC的輸入線。
16.根據(jù)權(quán)利要求15所述的方法，其中，所述2-AADC是差分轉(zhuǎn)換器，且所述三元測試信號包括第一差分電壓電平、第二差分電壓電平和第三差分電壓電平(1、％、VB)。
17.根據(jù)權(quán)利要求16所述的方法，其中，所述第二差分電壓電平(Vtl)是差分零電壓。
18.根據(jù)權(quán)利要求15或16所述的方法，其中，所述二進(jìn)制測試信號基于以下之一而產(chǎn)生: 二進(jìn)制測試信號；以及 模擬測試信號。
全文摘要
本發(fā)明涉及一種Σ-Δ開關(guān)電容模數(shù)轉(zhuǎn)換器(ADC)，其包括輸入線(405)，其用于接收待轉(zhuǎn)換的信號；第一輸入端、第二輸入端和第三輸入端(408、410、412)，其分別用于接收第一測試電壓、第二測試電壓和第三測試電壓(V0、VA、VB)；以及開關(guān)電路，其適用于在所述Σ-ΔADC的測試模式期間，通過基于數(shù)字測試控制信號(Dtest)周期性地選擇待施加到所述輸入線的所述第一測試電壓、所述第二測試電壓和第三測試電壓中的一個測試電壓，而將三元測試信號施加到所述輸入線。
文檔編號H03M3/00GK103201956SQ201180041389
公開日2013年7月10日 申請日期2011年6月28日 優(yōu)先權(quán)日2010年6月30日
發(fā)明者薩爾瓦多·米爾, 哈拉蘭普斯·戈普魯斯, 馬修·杜布瓦 申請人:格勒諾布爾綜合理工學(xué)院, 國家科學(xué)研究中心