專利名稱：基于閾值邏輯的set/mos混合結構的7-3計數(shù)器的制作方法
技術領域：
本發(fā)明涉及集成電路技術領域，特別是一種由納米器件組成的基于閾值邏輯的SET/M0S混合結構的7-3計數(shù)器。
背景技術：
7-3計數(shù)器作為基本的數(shù)字電路單元，能夠計算輸入信號中高電平的個數(shù)，編碼為3位的二進制數(shù)。7-3計數(shù)器廣泛應用于乘法器、多輸入加法器以及數(shù)字信號處理器中?，F(xiàn)有的7-3計數(shù)器主要由傳統(tǒng)的CMOS晶體管構成?；贑MOS器件的7-3計數(shù)器電路結構復雜，需要消耗較多的晶體管，電路功耗較大，集成度不高。

發(fā)明內容
本發(fā)明的目的是提供一種基于閾值邏輯的SET/M0S混合結構的7-3計數(shù)器。本發(fā)明采用以下方案實現(xiàn)一種基于閾值邏輯的SET/M0S混合結構的7-3計數(shù)器，包括一個七輸入閾值邏輯門、一個八輸入閾值邏輯門和一個九輸入閾值邏輯門；所述七輸入閾值邏輯門的輸出端經(jīng)第一反相器與所述八輸入閾值邏輯門的第八輸入端、九輸入閾值邏輯門的第八輸入端連接；所述八輸入閾值邏輯門的輸出端經(jīng)第二反相器與所述九輸入閾值邏輯門的第九輸入端連接；所述七、八、九輸入閾值邏輯門由SET/M0S混合電路構成，其閾值為1. 5，其輸出邏輯是根據(jù)輸入的權重值計算出總輸入值，并將總輸入值與所述閾值進行比較，大于或等于所述閾值，則輸出為1，否則輸出為0。在本發(fā)明一實施例中，所述七、八、九輸入閾值邏輯門的閾值邏輯滿足邏輯方程
權利要求
1.一種基于閾值邏輯的SET/M0S混合結構的7-3計數(shù)器，包括一個七輸入閾值邏輯門、一個八輸入閾值邏輯門和一個九輸入閾值邏輯門；所述七輸入閾值邏輯門的輸出端經(jīng)第一反相器與所述八輸入閾值邏輯門的第八輸入端、九輸入閾值邏輯門的第八輸入端連接；所述八輸入閾值邏輯門的輸出端經(jīng)第二反相器與所述九輸入閾值邏輯門的第九輸入端連接；所述七、八、九輸入閾值邏輯門由SET/M0S混合電路構成，其閾值為1. 5，其輸出邏輯是根據(jù)輸入的權重值計算出總輸入值，并將總輸入值與所述閾值進行比較，大于或等于所述閾值，則輸出為1，否則輸出為0。
2.根據(jù)權利要求1所述的基于閾值邏輯的SET/M0S混合結構的7-3計數(shù)器，其特征在于所述七、八、九輸入閾值邏輯門的閾值邏輯滿足邏輯方程
3.根據(jù)權利要求1所述的基于閾值邏輯的SET/M0S混合結構的7-3計數(shù)器，其特征在于所述的SET/M0S混合電路包括一 PMOS管，其源極接電源端Kdd ；一 NMOS管，其漏極與所述PMOS管的漏極連接；以及一 SET管，其與所述NMOS管的源極連接。
4.根據(jù)權利要求1所述的基于閾值邏輯的SET/M0S混合結構的7-3計數(shù)器，其特征在于所述PMOS管M1的參數(shù)滿足溝道寬度《為22 nm，溝道長度Zp為154 nm，柵極電壓。為0. 4V ；所述NMOS管M2的參數(shù)滿足溝道寬度Fn為22 nm，溝道長度、為154 nm，柵極電壓。為0.4 V;所述SET管的參數(shù)滿足隧穿結電容Cs，Cd為0.1 aF;隧穿結電阻兄，Ri為600 K Ω ；背柵電壓Ketel為0. 762 V，背柵電容Cetel為0. 1050 aF，耦合電容C2為0. 0150aF，耦合電容C1為0. 0095 aF ；耦合電容C；為0. 0080 aF。
全文摘要
本發(fā)明涉及集成電路技術領域，特別是一種基于閾值邏輯的SET/MOS混合結構的7-3計數(shù)器，包括一個七輸入閾值邏輯門、一個八輸入閾值邏輯門和一個九輸入閾值邏輯門；該電路僅由3個閾值邏輯門和2個反相器構成,共消耗5個PMOS管，5個NMOS管和3個SET。而基于布爾邏輯的CMOS7-3計數(shù)器則要消耗194個晶體管。整個電路的平均功耗僅為6.92nW。相比而言，本發(fā)明提出的7-3計數(shù)器管子數(shù)目大大減少，電路功耗顯著降低，電路結構得到了進一步的簡化，有望應用于乘法器、多輸入加法器以及數(shù)字信號處理器中。
文檔編號H03K21/10GK102571076SQ20121000112
公開日2012年7月11日 申請日期2012年1月5日 優(yōu)先權日2012年1月5日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請人:福州大學