專利名稱：基于閾值邏輯的set/mos混合結(jié)構(gòu)2位乘法器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是一種由納米器件組成的基于閾值邏輯的 SETMOS混合結(jié)構(gòu)2位乘法器。
背景技術(shù)：
隨著集成電路的特征尺寸進(jìn)入深亞微米，進(jìn)一步發(fā)展的阻力不僅來(lái)源于制造工藝，更多的是小尺寸、高密度集成所帶來(lái)的物理限制，如短溝道效應(yīng)，強(qiáng)場(chǎng)效應(yīng)，漏極導(dǎo)致勢(shì)壘下降效應(yīng)等。乘法器作為一種重要的組合邏輯電路，在微處理器、數(shù)字信號(hào)處理器和圖像引擎中有得到廣泛的應(yīng)用。傳統(tǒng)的基于CMOS技術(shù)的乘法器由多級(jí)全加器和與門(mén)構(gòu)成，需要消耗較多的CMOS晶體管，并且電路結(jié)構(gòu)復(fù)雜，集成度不高。這些特點(diǎn)使得傳統(tǒng)的乘法器設(shè)計(jì)方法不能夠滿足日益提高的集成電路的性能要求。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)2位乘法器。本發(fā)明采用以下方案實(shí)現(xiàn)一種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)2位乘法器， 其特征在于包括一異或門(mén)、一反相器、四個(gè)信號(hào)源、三個(gè)二輸入閾值邏輯門(mén)、一個(gè)三輸入閾值邏輯門(mén)以及一個(gè)四輸入閾值邏輯門(mén)；所述的四個(gè)信號(hào)源的第一信號(hào)源與所述第一二輸入閾值邏輯門(mén)的第一端、第三二輸入閾值邏輯門(mén)的第一端、四輸入閾值邏輯門(mén)的第一端連接； 第二信號(hào)源與所述第一二輸入閾值邏輯門(mén)的第二端、第二二輸入閾值邏輯門(mén)的第二端、四輸入閾值邏輯門(mén)的第二端連接；第三信號(hào)源與所述第二二輸入閾值邏輯門(mén)的第一端、三輸入閾值邏輯門(mén)的第一端連接；第四信號(hào)源與所述第三輸入閾值邏輯門(mén)的第二端、三輸入閾值邏輯門(mén)的第二端、四輸入閾值邏輯門(mén)的第四端連接；所述第一二輸入閾值邏輯門(mén)的輸出端經(jīng)所述反相器與所述三輸入閾值邏輯門(mén)的第三輸入端連接；所述二、三、四輸入閾值邏輯門(mén)由SET/M0S混合電路構(gòu)成，其閾值為1. 5，其輸出邏輯是根據(jù)輸入的權(quán)重值計(jì)算出總輸入值，并將總輸入值與所述閾值進(jìn)行比較，大于或等于所述閾值，則輸出為1，否則輸出為0。在本發(fā)明一實(shí)施例中，所述二、三、四輸入閾值邏輯門(mén)的閾值邏輯滿足邏輯方程
權(quán)利要求
1.一種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)2位乘法器，其特征在于包括一異或門(mén)、一反相器、四個(gè)信號(hào)源、三個(gè)二輸入閾值邏輯門(mén)、一個(gè)三輸入閾值邏輯門(mén)以及一個(gè)四輸入閾值邏輯門(mén)；所述的四個(gè)信號(hào)源的第一信號(hào)源與所述第一二輸入閾值邏輯門(mén)的第一端、第三二輸入閾值邏輯門(mén)的第一端、四輸入閾值邏輯門(mén)的第一端連接；第二信號(hào)源與所述第一二輸入閾值邏輯門(mén)的第二端、第二二輸入閾值邏輯門(mén)的第二端、四輸入閾值邏輯門(mén)的第二端連接；第三信號(hào)源與所述第二二輸入閾值邏輯門(mén)的第一端、三輸入閾值邏輯門(mén)的第一端連接；第四信號(hào)源與所述第三輸入閾值邏輯門(mén)的第二端、三輸入閾值邏輯門(mén)的第二端、四輸入閾值邏輯門(mén)的第四端連接；所述第一二輸入閾值邏輯門(mén)的輸出端經(jīng)所述反相器與所述三輸入閾值邏輯門(mén)的第三輸入端連接；所述二、三、四輸入閾值邏輯門(mén)由SET/M0S混合電路構(gòu)成，其閾值為1. 5，其輸出邏輯是根據(jù)輸入的權(quán)重值計(jì)算出總輸入值，并將總輸入值與所述閾值進(jìn)行比較，大于或等于所述閾值，則輸出為1，否則輸出為0。
2.根據(jù)權(quán)利要求1所述的基于閾值邏輯的SET/M0S混合結(jié)構(gòu)2位乘法器，其特征在于 所述二、三、四輸入閾值邏輯門(mén)的閾值邏輯滿足邏輯方程
3.根據(jù)權(quán)利要求1所述的基于閾值邏輯的SET/M0S混合結(jié)構(gòu)2位乘法器，其特征在于 所述的SET/M0S混合電路包括一 PMOS管，其源極接電源端Kdd ；一 NMOS管，其漏極與所述PMOS管的漏極連接；以及一 SET管，其與所述NMOS管的源極連接。
4.根據(jù)權(quán)利要求3所述的基于閾值邏輯的SET/M0S混合結(jié)構(gòu)2位乘法器，其特征在于 所述PMOS管的參數(shù)滿足溝道寬度&為22 nm，溝道長(zhǎng)度、為66 nm，柵極電壓Kpg為0. 4 V;所述NMOS管的參數(shù)滿足溝道寬度1為22 nm，溝道長(zhǎng)度、為66 nm，柵極電壓Kng為0. 4 V;所述SET管的參數(shù)滿足隧穿結(jié)電容&，Cd為0.1 aF，隧穿結(jié)電阻兄，TPd為150 ΚΩ，背柵電容Qtel為0. 1050 aF。
全文摘要
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是一種基于閾值邏輯的SET/MOS混合結(jié)構(gòu)2位乘法器僅由5個(gè)閾值邏輯門(mén)，1個(gè)反相器和1個(gè)異或門(mén)構(gòu)成,共消耗7個(gè)PMOS管,7個(gè)NMOS管和6個(gè)SET。整個(gè)電路的平均功耗僅為46nW。與基于布爾邏輯的CMOS乘法器相比,管子數(shù)目大大減少,功耗顯著降低,電路結(jié)構(gòu)得到了進(jìn)一步的簡(jiǎn)化,有利于節(jié)省芯片的面積,提高電路的集成度，有望在微處理器、數(shù)字信號(hào)處理器和圖像引擎中有得到廣泛的應(yīng)用。
文檔編號(hào)H03K19/094GK102545881SQ20121000112
公開(kāi)日2012年7月4日 申請(qǐng)日期2012年1月5日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請(qǐng)人:福州大學(xué)