專(zhuān)利名稱：一種數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及飛行時(shí)間質(zhì)譜儀檢測(cè)技術(shù)，特別涉及飛行時(shí)間質(zhì)譜儀中數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置及方法。
背景技術(shù)：
飛行時(shí)間質(zhì)譜儀(time-of-flight mass spectrometer, TOFMS)根據(jù)不同離子在真空中飛行時(shí)間的大小來(lái)判定其質(zhì)荷比，分析速度快，且能進(jìn)行單個(gè)電荷的檢測(cè)。在實(shí)際應(yīng)用當(dāng)中，飛行時(shí)間質(zhì)譜的測(cè)量不僅僅依靠一次離子脈沖發(fā)生器發(fā)出離子束的飛行時(shí)間，而是靠許多次離子脈沖信號(hào)的累計(jì)。每次離子脈沖發(fā)生器被觸發(fā)成為一次瞬態(tài)(transient)， 飛行時(shí)間質(zhì)譜儀的數(shù)據(jù)獲取系統(tǒng)每次瞬態(tài)記錄下一組譜線。每次記錄下來(lái)的譜線疊加到預(yù)期的數(shù)量，得到一張完整的圖譜。由于飛行時(shí)間質(zhì)譜儀的模擬輸入帶寬只有10M，因此其測(cè)量范圍非常有限；此外，采樣精度也比較低。

發(fā)明內(nèi)容
本發(fā)明的首要目的在于為了解決現(xiàn)有技術(shù)采樣精度低，所得到的采集信息不準(zhǔn)確的技術(shù)問(wèn)題，提供一種數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置，保證采集數(shù)據(jù)的有效存儲(chǔ)。本發(fā)明的另一目的是提供一種數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存方法。本發(fā)明的首要目的通過(guò)下述技術(shù)方案實(shí)現(xiàn)本數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置，包括依次連接的串行移位寄存器、第一并行移位寄存器和第二并行移位寄存器，與串行移位寄存器連接的鎖相環(huán)PLL電路，分別與第一并行移位寄存器、第二并行移位寄存器連接的分頻電路，與第一并行移位寄存器連接的計(jì)數(shù)電路；所述串行移位寄存器接收接收機(jī)輸出信號(hào)，所述第二并行移位寄存器與邏輯電路連接，所述鎖相環(huán)PLL電路分別與計(jì)數(shù)電路和分頻電路連接。本發(fā)明的另一目的通過(guò)下述技術(shù)方案實(shí)現(xiàn)基于上述數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置的數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存方法，包括以下步驟Si、樣品通過(guò)離子源進(jìn)行電離，形成帶電離子；S2、帶電離子通過(guò)脈沖引入電極，獲得動(dòng)能；S3、在步驟S2中獲得動(dòng)能的離子進(jìn)入靜電透鏡得到聚焦；S4、在步驟S3中聚焦后的離子繼續(xù)進(jìn)入推遲電極獲得加速并反射至離子檢測(cè)器；S5、離子檢測(cè)器將離子倍增后輸出信號(hào)至數(shù)據(jù)采集系統(tǒng)；S6、模擬信號(hào)通過(guò)模擬調(diào)理電路形成差分信號(hào)，差分信號(hào)通過(guò)ADC采樣芯片由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，通過(guò)數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置儲(chǔ)存，經(jīng)過(guò)數(shù)據(jù)處理電路處理后由計(jì)算機(jī)讀出；步驟S6中具體包括以下步驟S61、模擬信號(hào)調(diào)理電路對(duì)輸入的傳輸線進(jìn)行阻抗匹配，調(diào)整輸入信號(hào)的幅度使之符合ADC采樣芯片的滿幅度量程，并且將單端信號(hào)轉(zhuǎn)換成差分信號(hào)；
S62、差分信號(hào)進(jìn)入ADC采樣芯片，由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)；S63、數(shù)字信號(hào)進(jìn)入數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置，數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置實(shí)現(xiàn)對(duì)ADC采樣芯片輸出的數(shù)據(jù)流的接收和緩存；S64、經(jīng)過(guò)緩存的數(shù)據(jù)流被讀出并進(jìn)行時(shí)域和頻域上的分析；S65、最后再由計(jì)算機(jī)讀出經(jīng)過(guò)分析的數(shù)據(jù)，并進(jìn)行濾波處理。本發(fā)明的作用原理是使用ADC(analog-to-digital converter)，以固定的時(shí)間間隔對(duì)經(jīng)過(guò)放大的離子檢測(cè)器輸出信號(hào)進(jìn)行記錄，將數(shù)據(jù)依次存入串行移位寄存器中，然后并行輸出，降低了傳輸數(shù)據(jù)的速度，以滿足存儲(chǔ)器工作速度的要求。這是用空間換時(shí)間， 將一路高速的串行信號(hào)分路成4路并行信號(hào)，同時(shí)把信號(hào)速率降低為原來(lái)的1/4。這種方法雖然增加了數(shù)據(jù)寬度，增大了電路的空間尺寸，但是降低了對(duì)接收電路速度的要求，可以用相對(duì)低速的電子元件實(shí)現(xiàn)高速的信號(hào)傳輸。本發(fā)明相對(duì)于現(xiàn)有技術(shù)具有如下的優(yōu)點(diǎn)及效果(1)有效提高了模擬輸入帶寬，由IOM提高到了 300M，增加了飛行時(shí)間質(zhì)譜儀測(cè)量范圍。(2)較大范圍改善了飛行時(shí)間質(zhì)譜儀的采樣精度。(3)由于增強(qiáng)了數(shù)據(jù)采集系統(tǒng)的存儲(chǔ)性能，飛行時(shí)間質(zhì)譜儀的靈敏度有了較大幅度提高。(4)串并轉(zhuǎn)換存儲(chǔ)降低了對(duì)接收電路速度的要求，可以用相對(duì)低速的電子元件實(shí)現(xiàn)高速的信號(hào)傳輸。(5)將高速數(shù)據(jù)有效降為低速數(shù)據(jù)能由后端MCU(FPGA)接收并快速實(shí)時(shí)處理，有效的提高了飛行時(shí)間質(zhì)譜儀檢測(cè)樣品的準(zhǔn)確性。


圖1是本發(fā)明的電路結(jié)構(gòu)示意圖。圖2是FIFO存儲(chǔ)器結(jié)構(gòu)示意圖。圖3是內(nèi)部接收示意圖。
具體實(shí)施例方式下面結(jié)合實(shí)施例及附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述，但本發(fā)明的實(shí)施方式不限于此。實(shí)施例飛行時(shí)間質(zhì)譜儀包括離子源、離子引出脈沖電極、離子引出透鏡、垂直引入式飛行時(shí)間質(zhì)譜分析器、離子選擇推斥電極、MCP(Micr0channel Plate)離子檢測(cè)器。樣品經(jīng)過(guò)飛行時(shí)間質(zhì)譜儀后分離信號(hào)進(jìn)入高速數(shù)據(jù)采集系統(tǒng)，通過(guò)本發(fā)明串變并轉(zhuǎn)換儲(chǔ)存裝置儲(chǔ)存， 最后經(jīng)過(guò)數(shù)據(jù)處理被計(jì)算機(jī)讀取。所述離子源可以是任何一種離子源，包括能連續(xù)產(chǎn)生離子的電子轟擊源、化學(xué)電離源、輝光放電離子源、大氣壓下的電噴霧源，或是脈沖式的離子源，如激光電離源等。所述高速數(shù)據(jù)采集系統(tǒng)包括前端模擬調(diào)理電路、ADC采樣電路、本發(fā)明串并轉(zhuǎn)換儲(chǔ)存裝置、數(shù)據(jù)處理電路及數(shù)據(jù)讀取電路。圖1示出了本發(fā)明的電路結(jié)構(gòu)示意圖。由圖1可見(jiàn)，本發(fā)明裝置包括依次連接的串行移位寄存器、第一并行移位寄存器和第二并行移位寄存器，與串行移位寄存器連接的鎖相環(huán)PLL電路，分別與第一并行移位寄存器、第二并行移位寄存器連接的分頻電路，與第一并行移位寄存器連接的計(jì)數(shù)電路；所述串行移位寄存器接收接收機(jī)輸出信號(hào)，所述第二并行移位寄存器與邏輯電路連接，所述鎖相環(huán)PLL電路分別與計(jì)數(shù)電路和分頻電路連接。串行移位寄存器的高速時(shí)鐘信號(hào)通過(guò)鎖相環(huán)PLL電路提供。PLL電路產(chǎn)生的高速時(shí)鐘信號(hào)通過(guò)分頻電路后得到4分頻的低速時(shí)鐘信號(hào)，輸入到第一并行移位寄存器和第二并行移位寄存器。串行移位寄存器在PLL電路產(chǎn)生的高速時(shí)鐘信號(hào)的控制下，將接收到的數(shù)據(jù)依次存放在串行移位寄存器中，然后在計(jì)數(shù)電路產(chǎn)生的控制信號(hào)的作用下，將數(shù)據(jù)存入第一并行移位寄存器；而后在低速時(shí)鐘信號(hào)的控制下將數(shù)據(jù)送入第二并行移位寄存器，最后將數(shù)據(jù)送入后面的FIFO存儲(chǔ)器中。這樣就實(shí)現(xiàn)了高速數(shù)據(jù)的正確存儲(chǔ)。圖2是FIFO存儲(chǔ)器的結(jié)構(gòu)示意圖，F(xiàn)IFO在同一個(gè)存儲(chǔ)單元配有兩個(gè)數(shù)據(jù)口，一個(gè)是輸入口，負(fù)責(zé)數(shù)據(jù)的寫(xiě)入，另一個(gè)是輸出口，負(fù)責(zé)數(shù)據(jù)的輸出。FIFO在操作時(shí)由“空”和 “滿”兩個(gè)標(biāo)志位來(lái)表示存儲(chǔ)器的不同狀態(tài)。FIFO主要由存儲(chǔ)陣列、地址邏輯塊和標(biāo)志邏輯塊構(gòu)成，讀寫(xiě)指針都指向一個(gè)內(nèi)存的初始位置，每進(jìn)行一次讀寫(xiě)操作，相應(yīng)的讀寫(xiě)指針就遞增一次，指向下一個(gè)內(nèi)存位置。當(dāng)讀寫(xiě)指針移動(dòng)到了內(nèi)存的最后一個(gè)位置時(shí)，它又重新跳回初始位置。在FIFO為空時(shí)的讀操作和FIFO為滿時(shí)的寫(xiě)操作都屬于誤動(dòng)作，因此需要設(shè)置空標(biāo)志和滿標(biāo)志兩個(gè)信號(hào)，這兩個(gè)標(biāo)志是根據(jù)讀寫(xiě)指針的值來(lái)判斷的。當(dāng)兩個(gè)讀寫(xiě)指針的值之差為零時(shí)，表明FIFO為空，F(xiàn)IFO空標(biāo)志有效；當(dāng)該兩個(gè)讀寫(xiě)指針值之差為FIFO的深度的時(shí)候，表明FIFO為滿，F(xiàn)IFO滿信號(hào)有效。一個(gè)具體應(yīng)用實(shí)例如下例如根據(jù)具體實(shí)現(xiàn)時(shí)，具有Sbit轉(zhuǎn)換精度的ADC采樣芯片，單個(gè)通道的采樣率可達(dá)lGsps。如圖3所示，經(jīng)過(guò)數(shù)模轉(zhuǎn)換后，單通道輸出IG數(shù)據(jù)流。 FPGA器件使用DDI0(雙倍數(shù)據(jù)接口)來(lái)實(shí)現(xiàn)SERDES接口，由于在時(shí)鐘信號(hào)的上、下沿都進(jìn)行數(shù)據(jù)鎖存，因此要求時(shí)鐘頻率是數(shù)據(jù)率的一半。根據(jù)LVDS數(shù)據(jù)接收和串并轉(zhuǎn)換電路框圖，ADC的I通道和Q通道各輸出16bits的數(shù)據(jù)分別送入兩個(gè)altlvds_rx，altlvds_rx中的DDIO利用來(lái)自ADC的250MHz輸出時(shí)鐘上、下沿對(duì)數(shù)據(jù)進(jìn)行鎖存，之后再進(jìn)行1 4的串并轉(zhuǎn)換。由于altlvds_rx中沒(méi)有PLL，所以它輸出的數(shù)據(jù)雖然寬度變?yōu)榱嗽瓉?lái)的4倍，但速率還是250MHz，形成4路2分頻的數(shù)據(jù)，某兩路數(shù)據(jù)是另兩路數(shù)據(jù)延遲一個(gè)時(shí)鐘周期后的數(shù)據(jù)。要得到真正4分頻的數(shù)據(jù)還要用PLL產(chǎn)生一個(gè)相移了 90度的125MHz的時(shí)鐘對(duì) altlvds_rx的輸出數(shù)據(jù)進(jìn)行鎖存，去掉數(shù)據(jù)中那一半的冗余。最后對(duì)數(shù)據(jù)的比特位進(jìn)行重新編排，得到按采樣順序排列的并行數(shù)據(jù)。利用本發(fā)明串并轉(zhuǎn)換儲(chǔ)存裝置對(duì)數(shù)據(jù)進(jìn)行儲(chǔ)存的方法，包括下述步驟Sl、樣品通過(guò)離子源進(jìn)行電離，形成帶電離子。S2、帶電離子通過(guò)脈沖引入電極，獲得動(dòng)能。S3、在步驟S2中獲得動(dòng)能的離子進(jìn)入靜電透鏡得到聚焦。S4、在步驟S3中聚焦后的離子繼續(xù)進(jìn)入推遲電極獲得加速并反射至離子檢測(cè)器。S5、離子檢測(cè)器將離子倍增后輸出信號(hào)至高速數(shù)據(jù)采集系統(tǒng)。S6、模擬信號(hào)通過(guò)模擬調(diào)理電路形成差分信號(hào)，差分信號(hào)通過(guò)ADC采樣芯片由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，通過(guò)本發(fā)明串并轉(zhuǎn)換儲(chǔ)存裝置儲(chǔ)存，經(jīng)過(guò)數(shù)
步驟S6中具體包括以下步驟S61、模擬信號(hào)調(diào)理電路的作用包括對(duì)輸入的傳輸線進(jìn)行阻抗匹配，調(diào)整輸入信號(hào)的幅度使之符合ADC采樣芯片的滿幅度量程，并且將單端信號(hào)轉(zhuǎn)換成差分信號(hào)。模擬信號(hào)的調(diào)理一般選擇前置放大器或者變壓器來(lái)實(shí)現(xiàn)。S62、差分信號(hào)進(jìn)入ADC采樣芯片，由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。ADC采樣芯片具有8bit的轉(zhuǎn)換精度，單個(gè)通道的采樣率可達(dá)lGsps。在交替模式下并行采樣可以等效達(dá)到 2Gsps的采樣頻率。S63、數(shù)字信號(hào)進(jìn)入數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置，數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置實(shí)現(xiàn)對(duì)ADC采樣芯片輸出的數(shù)據(jù)流的接收和緩存；S64、經(jīng)過(guò)緩存的數(shù)據(jù)流被讀出并進(jìn)行時(shí)域和頻域上的分析；S65、最后再由計(jì)算機(jī)讀出經(jīng)過(guò)分析的數(shù)據(jù)，并進(jìn)行濾波處理。上述實(shí)施例為本發(fā)明較佳的實(shí)施方式，但本發(fā)明的實(shí)施方式并不受上述實(shí)施例的限制，其他的任何未背離本發(fā)明的精神實(shí)質(zhì)與原理下所作的改變、修飾、替代、組合、簡(jiǎn)化， 均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置，其特征在于，包括依次連接的串行移位寄存器、第一并行移位寄存器和第二并行移位寄存器，與串行移位寄存器連接的鎖相環(huán)PLL電路，分別與第一并行移位寄存器、第二并行移位寄存器連接的分頻電路，與第一并行移位寄存器連接的計(jì)數(shù)電路；所述串行移位寄存器接收接收機(jī)輸出信號(hào)，所述第二并行移位寄存器與邏輯電路連接，所述鎖相環(huán)PLL電路分別與計(jì)數(shù)電路和分頻電路連接。
2.基于權(quán)利要求1所述數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置的數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存方法，其特征在于，包括以下步驟S1、樣品通過(guò)離子源進(jìn)行電離，形成帶電離子；S2、帶電離子通過(guò)脈沖引入電極，獲得動(dòng)能；S3、在步驟S2中獲得動(dòng)能的離子進(jìn)入靜電透鏡得到聚焦；S4、在步驟S3中聚焦后的離子繼續(xù)進(jìn)入推遲電極獲得加速并反射至離子檢測(cè)器；S5、離子檢測(cè)器將離子倍增后輸出信號(hào)至數(shù)據(jù)采集系統(tǒng)；S6、模擬信號(hào)通過(guò)模擬調(diào)理電路形成差分信號(hào)，差分信號(hào)通過(guò)ADC采樣芯片由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，通過(guò)數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置儲(chǔ)存，經(jīng)過(guò)數(shù)據(jù)處理電路處理后由計(jì)算機(jī)讀出；步驟S6中具體包括以下步驟S61、模擬信號(hào)調(diào)理電路對(duì)輸入的傳輸線進(jìn)行阻抗匹配，調(diào)整輸入信號(hào)的幅度使之符合 ADC采樣芯片的滿幅度量程，并且將單端信號(hào)轉(zhuǎn)換成差分信號(hào)；S62、差分信號(hào)進(jìn)入ADC采樣芯片，由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)；S63、數(shù)字信號(hào)進(jìn)入數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置，數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置實(shí)現(xiàn)對(duì) ADC采樣芯片輸出的數(shù)據(jù)流的接收和緩存；S64、經(jīng)過(guò)緩存的數(shù)據(jù)流被讀出并進(jìn)行時(shí)域和頻域上的分析；S65、最后再由計(jì)算機(jī)讀出經(jīng)過(guò)分析的數(shù)據(jù)，并進(jìn)行濾波處理。
全文摘要
本發(fā)明公開(kāi)了一種數(shù)據(jù)采集串并轉(zhuǎn)換儲(chǔ)存裝置及方法，保證采集數(shù)據(jù)的有效存儲(chǔ)。其裝置包括依次連接的串行移位寄存器、第一并行移位寄存器和第二并行移位寄存器，與串行移位寄存器連接的鎖相環(huán)PLL電路，分別與第一并行移位寄存器、第二并行移位寄存器連接的分頻電路，與第一并行移位寄存器連接的計(jì)數(shù)電路；所述串行移位寄存器接收接收機(jī)輸出信號(hào)，所述第二并行移位寄存器與邏輯電路連接，所述鎖相環(huán)PLL電路分別與計(jì)數(shù)電路和分頻電路連接。
文檔編號(hào)H03K19/0175GK102545876SQ201210013609
公開(kāi)日2012年7月4日 申請(qǐng)日期2012年1月17日 優(yōu)先權(quán)日2012年1月17日
發(fā)明者傅忠, 周振, 董俊國(guó), 薛兵, 高偉, 黃正旭 申請(qǐng)人:上海大學(xué), 廣州禾信分析儀器有限公司, 昆山禾信質(zhì)譜技術(shù)有限公司