專利名稱：一種窗口電壓比較裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電壓比較檢測裝置，尤其涉及一種窗口電壓比較裝置。
背景技術(shù)：
在集成電路設(shè)計(jì)中，尤其是涉及到自動(dòng)增益控制電路中，經(jīng)常會(huì)需要對(duì)信號(hào)的電壓大小是否落在某一電壓范圍內(nèi)進(jìn)行判斷，這就要用到電壓比較檢測電路。常用的電壓比較檢測電路為窗口電壓比較器，如圖1所示，其包括第一比較器Compl、第二比較器Comp2和異或門X0R,待檢測電壓vin分別輸入第一比較器Compl和第二比較器Comp2的正輸入端；第一比較器Compl的負(fù)輸入端輸入下限閾值電壓vthl,第二比較器Comp2的負(fù)輸入端輸入上限閾值電壓vth2,第一比較器Compl、第二比較器Comp2的電源端和地端分別接vcc和gnd,第一比較器Compl的輸出端連接至異或門的第一輸入端,第二比較器Comp2的輸出端連接至異或門XOR的第二輸入端，異或門XOR的輸出端輸出比較結(jié)果。該窗口電壓比較器必須使用兩個(gè)比較器分別設(shè)定上限閾值電壓和下限閾值電壓，進(jìn)行比較輸出，以達(dá)到判斷電壓范圍的目的。本發(fā)明發(fā)明人發(fā)現(xiàn)，使用兩個(gè)比較器構(gòu)成的窗口電壓比較器來對(duì)電壓大小來進(jìn)行檢測存在以下缺點(diǎn):
1.比較器占用面積較大；
2.比較器自身的靜態(tài)電流大,從而導(dǎo)致靜態(tài)功耗較大；
3.兩個(gè)比較器的性能一致性較差
發(fā)明內(nèi)容
`本發(fā)明為解決現(xiàn)有的兩個(gè)比較器構(gòu)成的窗口電壓比較裝置所存在的技術(shù)問題，提供一種占用面積較小、靜態(tài)電流較小、一致性較好的窗口電壓比較裝置。為解決上述技術(shù)問題，本發(fā)明提供如下技術(shù)方案:時(shí)序電路、電壓比較電路和邏輯處理電路；所述時(shí)序電路將輸入的時(shí)鐘信號(hào)clk分頻得到第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)，并將第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)輸出至電壓比較電路；所述電壓比較電路包括選擇器和比較器，所述選擇器，根據(jù)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)的控制，輸出下限閾值電壓vthl或上限閾值電壓vth2 ;所述比較器，將選擇器輸出的下限閾值電壓vthl或上限閾值電壓vth2與待檢測電壓vin進(jìn)行比較，并將比較結(jié)果輸出至邏輯處理電路；所述邏輯處理電路根據(jù)輸入的時(shí)鐘信號(hào)clk的觸發(fā)，對(duì)電壓比較電路輸出的比較結(jié)果進(jìn)行邏輯處理，并輸出處理結(jié)果。本發(fā)明涉及的窗口電壓比較裝置，通過時(shí)序電路、電壓比較電路和邏輯處理電路來對(duì)電壓范圍內(nèi)進(jìn)行判斷，所述電壓比較電路只用到一個(gè)比較器，在現(xiàn)有窗口電壓比較器中需要用到兩個(gè)比較器，而比較器所占用的電路面積較大，本發(fā)明涉及的窗口電壓比較裝置的其他電路部分雖然有用到相關(guān)的元器件，但是遠(yuǎn)小于比較器所占用的電路面積。兩個(gè)比較器在對(duì)電壓進(jìn)行比較的時(shí)候會(huì)存在不一致的情況，而一個(gè)比較器就不會(huì)出現(xiàn)這種情況，另外，比較器本身的靜態(tài)電流大，導(dǎo)致靜態(tài)功耗大，而本發(fā)明實(shí)施例中只用到一個(gè)比較器，故靜態(tài)電流較小。因此，本發(fā)明涉及的窗口電壓比較裝置具有占用電路面積小、一致性好、靜態(tài)電流小的優(yōu)點(diǎn)。


圖1是現(xiàn)有技術(shù)的窗口電壓比較裝置圖。圖2是本發(fā)明實(shí)施例的窗口電壓比較裝置的框圖。圖3是本發(fā)明實(shí)施例中窗口電壓比較裝置的時(shí)序電路的圖。圖4是本發(fā)明實(shí)施例中窗口電壓比較裝置的電壓比較電路和邏輯處理電路圖。圖5是本發(fā)明實(shí)施例一窗口電壓比較裝置的電壓比較電路和邏輯處理電路圖。圖6是本發(fā)明實(shí)施例二窗口電壓比較裝置的電壓比較電路和邏輯處理電路圖。圖7是本發(fā)明實(shí)施例三窗口電壓比較裝置的電壓比較電路和邏輯處理電路圖。
具體實(shí)施例方式為了使本發(fā)明所解決的技術(shù)問題、技術(shù)方案及有益效果更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。如圖2所示，是本發(fā)明實(shí)施例的窗口電壓比較裝置的框圖，其包括:
時(shí)序電路1、電壓比較電路2和邏輯處理電路3 ;所述時(shí)序電路I將輸入的時(shí)鐘信號(hào)clk分頻得到第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)，并將第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)輸出至電壓比較電路2 ;所述電壓比較電路2根據(jù)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)將下限閾值電壓vthl或上限閾值電壓vth2與待檢測電壓vin進(jìn)行比較，并輸出比較結(jié)果至邏輯處理電路3 ;所述邏輯處理電路3根據(jù)輸入的時(shí)鐘信號(hào)clk的觸發(fā)，對(duì)電壓比較電路2輸出的比較結(jié)果進(jìn)行邏輯處理，并輸出處理結(jié)果。圖3和圖4是本發(fā)明實(shí)施例的原理圖，該窗口電壓比較裝置包括時(shí)序電路、電壓比較電路和邏輯處理電路。所述時(shí)序電路包括:第一反相器invl、第一 D觸發(fā)器dffrl、第二反相器inv2和第三反相器inv3 ;第一反相器invl的輸入端接收時(shí)鐘信號(hào)clk,第一反相器invl的輸出端輸出第一時(shí)鐘信號(hào)clkl至第一 D觸發(fā)器dffrl的時(shí)鐘輸入端，第一 D觸發(fā)器dffrl的正向輸出端與第二反相器inv2的輸入端相連，第二反相器inv2輸出第二時(shí)鐘信號(hào)clk2，第三反相器irw3的輸入端與第二反相器inv2的輸出端連接，根據(jù)第二反相器inv2輸出的第二時(shí)鐘信號(hào)clk2輸出第三時(shí)鐘信號(hào)clk3。在具體實(shí)施中，所述時(shí)鐘信號(hào)clk為方波時(shí)鐘信號(hào)，且對(duì)占空比無要求。所述第一 D觸發(fā)器dffrl起二分頻作用，第二時(shí)鐘信號(hào)clk2和第三時(shí)鐘信號(hào)clk3為差分時(shí)鐘信號(hào)。所述電壓比較電路包括比較器Comp和選擇器，所述選擇器，根據(jù)第二時(shí)鐘信號(hào)clk2和第三時(shí)鐘信號(hào)clk3的控制，輸出下限閾值電壓vthl或上限閾值電壓vth2 ;所述比較器Comp，將選擇器輸出的下限閾值電壓vthl或上限閾值電壓vth2與待檢測電壓vin進(jìn)行比較，并將比較結(jié)果輸出至邏輯處理電路。在本實(shí)施例中，電壓比較電路只用到一個(gè)比較器，在現(xiàn)有窗口電壓比較器中需要用到兩個(gè)比較器，而比較器所占用的電路面積較大，本發(fā)明實(shí)施例中的其他電路部分雖然有用到相關(guān)的元器件，但是遠(yuǎn)小于比較器所占用的電路面積。兩個(gè)比較器在對(duì)電壓進(jìn)行比較的時(shí)候會(huì)存在不一致的情況，而一個(gè)比較器就不會(huì)出現(xiàn)這種情況，另外，比較器本身的靜態(tài)電流大，導(dǎo)致靜態(tài)功耗大，而本發(fā)明實(shí)施例中只用到一個(gè)比較器，故靜態(tài)電流較小。如圖4所示，所述選擇器包括第一開關(guān)SI和第二開關(guān)S2 ;第一開關(guān)SI根據(jù)第二時(shí)鐘信號(hào)clk2的控制斷開或閉合，第一開關(guān)SI的輸入端連接下限閾值電壓vthl，第一開關(guān)SI的輸出端與比較器Comp的負(fù)輸入端相連接；第二開關(guān)S2根據(jù)第三時(shí)鐘信號(hào)clk3的控制斷開或閉合，第二開關(guān)S2的輸入端連接上限閾值電壓vth2，第二開關(guān)S2的輸出端與比較器Comp的負(fù)輸入端相連接。待檢測電壓vin從比較器Comp正輸入端輸入，比較器Comp的電源端和地端分別接電源vcc和地gnd,比較器Comp的輸出端與邏輯處理電路連接。在具體實(shí)施中，所述第一開關(guān)和第二開關(guān)可以為CMOS管、增強(qiáng)型PMOS管或增強(qiáng)型NMOS 管。如圖5所示，是本發(fā)明實(shí)施例一的窗口電壓比較裝置的電壓比較電路和邏輯處理電路原理圖。所述電壓比較電路的第一開關(guān)和第二開關(guān)為CMOS管，即第一 CMOS管Tl和第二 CMOS管T2，第一 CMOS管Tl的輸入端連接下限閾值電壓vthl，第一 CMOS傳輸門Tl的正控制端輸入第二時(shí)鐘信號(hào)clk2，第一 CMOS管Tl的負(fù)控制端連接第三時(shí)鐘信號(hào)clk3，第二CMOS管T2的輸入端連接上限閾值電壓vth2，第二 CMOS管T2的負(fù)控制端連接第二時(shí)鐘信號(hào)clk2，第二 CMOS管T2的正控制端連接第三時(shí)鐘信號(hào)clk3，第一 CMOS管Tl和第二 CMOS管T2的輸出端與比較器Comp的負(fù)輸入端相連接,待檢測電壓vin連接比較器Comp正輸入端，比較器Comp的電源端和地端分別接電源vcc和地gnd,比較器Comp的輸出端作為電壓比較電路的輸出端輸出至邏輯處理電路。如圖6所示，是本發(fā)明實(shí)施例二的窗口電壓比較裝置的電壓比較電路和邏輯處理電路原理圖。所述電壓比較電路的第一開關(guān)和第二開關(guān)為增強(qiáng)型PMOS管，即第一增強(qiáng)型PMOS管PMOSl和第二增強(qiáng)型PMOS管PM0S2,第一增強(qiáng)型PMOS管PMOSl的柵極連接第二時(shí)鐘信號(hào)clk2，第一增強(qiáng)型PMOS管PMOSl的源極連接上限閾值電壓vth2，第二增強(qiáng)型PMOS管PM0S2的柵極連接第三時(shí)鐘信號(hào)clk3第二增強(qiáng)型PMOS管PM0S2的源極連接下限閾值電壓vthl，第一增強(qiáng)型PMOS管PM0S1和第二增強(qiáng)型PMOS管PM0S2的漏極與比較器Comp的負(fù)輸入端相連接，襯底均接電源VCC，待檢測電壓vin連接比較器Comp正輸入端，比較器Comp的電源端和地端分別接vcc和gnd,比較器Comp的輸出端作為電壓比較電路的輸出端輸出至邏輯處理電路。如圖7所示，是本發(fā)明實(shí)施例三的窗口電壓比較裝置的電壓比較電路和邏輯處理電路原理圖。所述電壓比較電路的第一開關(guān)和第二開關(guān)為增強(qiáng)型NMOS管，即第一增強(qiáng)型NMOS管NMOSl和第二增強(qiáng)型NMOS管NM0S2，第一增強(qiáng)型NMOS管NM0S1的柵極連接第三時(shí)鐘信號(hào)clk3，第一增強(qiáng)型NMOS管NM0S1的漏極連接上限閾值電壓vth2，第二增強(qiáng)型NMOS管NM0S2的柵極連接第二時(shí)鐘信號(hào)clk2，第二增強(qiáng)型NMOS管NMOS的漏極連接下限閾值電壓vthl，第一增強(qiáng)型NMOS管NM0S1和第二增強(qiáng)型NMOS管NM0S2的源極與比較器Comp的負(fù)輸入端相連接，襯底均接地gnd,待檢測電壓vin連接比較器Comp正輸入端，比較器Comp的電源端和地端分別接vcc和gnd,比較器Comp的輸出端作為電壓比較電路的輸出端輸出至邏輯處理電路。
所述邏輯處理電路包括第二 D觸發(fā)器dffr2、第三D觸發(fā)器dffr3、異或門X0R，第二 D觸發(fā)器dffr2的D端連接所述電壓比較電路的輸出端，即接比較器Comp的輸出端，第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3的復(fù)位端接復(fù)位信號(hào)rst，時(shí)鐘輸入端均接時(shí)鐘信號(hào)clk，第二 D觸發(fā)器dffr2的正向輸出端
連接第三D觸發(fā)器dffr3的D端及異或門XOR的第一輸入端，第三D觸發(fā)器dffr3的正向輸出端連接異或門XOR的第二輸入端。為了對(duì)異或門XOR的輸出進(jìn)行鎖存輸出，避免第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3在觸發(fā)時(shí)由于電平跳變而出現(xiàn)邏輯處理錯(cuò)誤，所述邏輯處理電路可包括第四D觸發(fā)器dfTr4和延時(shí)模塊，所述延時(shí)模塊可包括第四反相器inv4和第五反相器inv5，所述第四D觸發(fā)器dffr4的D端與異或門XOR的輸出端相連，第四D觸發(fā)器dffr4的復(fù)位端CLR接復(fù)位信號(hào)rst，第四D觸發(fā)器dffr4的正向輸出端即為邏輯處理電路的輸出端，所述延時(shí)模塊的第四反相器inv4的輸入端連接時(shí)鐘信號(hào)clk，第四反相器inv4的輸出端和第五反相器irw5的輸入端相連，第五反相器inv5的輸出端接第四D觸發(fā)器dffr4的時(shí)鐘輸入端。所述延時(shí)模塊利用第四反相器inv4和第五反相器inv5對(duì)輸入時(shí)鐘信號(hào)clk的延時(shí)使得第四D觸發(fā)器dffr4的邊沿觸發(fā)時(shí)刻落后于第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3的觸發(fā)時(shí)刻，保證異或門XOR輸出端的電平是由第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3觸發(fā)之后的電平得到。這也意味著延時(shí)模塊中第四反相器inv4和第五反相器inv5中間可以插入偶數(shù)個(gè)反相器，以獲得更多延時(shí)余量，其連接方式不變。本實(shí)施例中，所述第二 D觸發(fā)器dffr2、第三D觸發(fā)器dffr3和第四D觸發(fā)器dffr4為帶置位端的D觸發(fā)器，其SET端設(shè)置為與復(fù)位電平相反的電平，即不對(duì)其進(jìn)行置位。同時(shí)本發(fā)明實(shí)施例中第二 D觸發(fā)器dffr2、第三D觸發(fā)器dffr3和第四D觸發(fā)器dffr4也可以使用不帶置位端的D觸發(fā)器來完全代替。下面根據(jù)圖2、圖3和圖4對(duì)本發(fā)明實(shí)施例提供的窗口電壓比較裝置的工作原理進(jìn)行說明。開始時(shí)，初始復(fù)位信號(hào)rst對(duì)所有D觸發(fā)器進(jìn)行復(fù)位，D觸發(fā)器的SET端接固定電平，不進(jìn)行置位，此時(shí)異或門XOR輸出為低電平；輸入的時(shí)鐘信號(hào)clk經(jīng)第一反相器invl和第一 D觸發(fā)器dffrl后二分頻后再經(jīng)過第二反相器inv2和第三反相器inv3得到差分時(shí)鐘信號(hào)，即第二時(shí)鐘信號(hào)clk2與第三時(shí)鐘信號(hào)clk3，其用來控制第一開關(guān)SI和第二開關(guān)S2的導(dǎo)通與斷開。當(dāng)?shù)诙r(shí)鐘信號(hào)clk2為高電平時(shí)，第三時(shí)鐘信號(hào)clk3為低電平，第一開關(guān)SI導(dǎo)通，第二開關(guān)S2斷開，待檢測電壓vin與下限閾值電壓vthl比較輸出，由于第二時(shí)鐘信號(hào)clk2為時(shí)鐘信號(hào)clk的二分頻，即在第二時(shí)鐘信號(hào)clk2為高電平期間，時(shí)鐘信號(hào)clk邊沿觸發(fā)第二 D觸發(fā)器dffr2把待檢測電壓vin與下限閾值電壓vthl的比較結(jié)果轉(zhuǎn)移在第二 D觸發(fā)器dffr2的正向輸出端；當(dāng)?shù)诙r(shí)鐘信號(hào)clk2為低電平時(shí)，第三時(shí)鐘信號(hào)clk3為高電平，第一開關(guān)SI斷開，第二開關(guān)S2導(dǎo)通，待檢測電壓vin與上限閾值電壓vth2比較輸出，而在第二時(shí)鐘信號(hào)clk2為低電平期間也會(huì)有時(shí)鐘信號(hào)clk邊沿觸發(fā)D觸發(fā)器，把待檢測電壓vin與上限閾值電壓vth2的比較結(jié)果轉(zhuǎn)移到第二 D觸發(fā)器dffr2中，同時(shí)把原來第二 D觸發(fā)器dffr2的正向輸出端電平轉(zhuǎn)移至第三D觸發(fā)器dffr3的正向輸出端；這樣通過移位寄存器的方式把兩個(gè)比較結(jié)果依次存儲(chǔ)在第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3中，第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3的輸出端分別連接異或門XOR的第一輸入端和第二輸入端，異或門XOR輸出比較結(jié)果，即可實(shí)現(xiàn)對(duì)窗口電壓的比較。在具體實(shí)施中，可以通過為了對(duì)異或門XOR的輸出進(jìn)行鎖存輸出，避免第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3在觸發(fā)時(shí)由于電平跳變而出現(xiàn)邏輯處理錯(cuò)誤，所述邏輯處理電路還包括第四D觸發(fā)器dffr4、第四反相器inv4和第五反相器inv5，第四D觸發(fā)器dffr4對(duì)異或門XOR的輸出進(jìn)行鎖存輸出，第四反相器inv4和第五反相器inv5的對(duì)時(shí)鐘信號(hào)clk的延時(shí)使得第四D觸發(fā)器dffr4的邊沿觸發(fā)時(shí)刻落后于第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3的觸發(fā)時(shí)刻，保證異或門XOR輸出端的電平是由第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3觸發(fā)之后的電平得到，以避免第二 D觸發(fā)器dffr2和第三D觸發(fā)器dffr3在觸發(fā)時(shí)由于電平跳變而出現(xiàn)邏輯處理錯(cuò)誤。由于閾值電壓上限閾值電壓vth2大于下限閾值電壓vthl，當(dāng)待檢測電壓vin小于下限閾值電壓vthl或大于上限閾值電壓vth2時(shí)，輸出為0，當(dāng)待檢測電壓vin在下限閾值電壓vthl和上限閾值電壓vth2之間時(shí)，輸出為I。這樣就可以明了地指示出待測電壓vin是否落在閾值電壓區(qū)間。本發(fā)明涉及的一種窗口電壓比較裝置，通過采用一個(gè)比較器實(shí)現(xiàn)窗口電壓比較，由于只有一個(gè)比較器，故相較目前包括兩個(gè)比較器的窗口電壓比較器來說其具有占用電路面積小、一致性好、靜態(tài)電流小的優(yōu)點(diǎn)。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種窗口電壓比較裝置，其特征在于，包括:時(shí)序電路、電壓比較電路和邏輯處理電路； 所述時(shí)序電路將輸入的時(shí)鐘信號(hào)Clk分頻得到第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)，并將第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)輸出至電壓比較電路； 所述電壓比較電路包括選擇器和比較器，所述選擇器，根據(jù)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)的控制，輸出下限閾值電壓vthl或上限閾值電壓vth2 ;所述比較器，將選擇器輸出的下限閾值電壓vthl或上限閾值電壓vth2與待檢測電壓vin進(jìn)行比較，并將比較結(jié)果輸出至邏輯處理電路； 所述邏輯處理電路根據(jù)輸入的時(shí)鐘信號(hào)elk的觸發(fā)，對(duì)電壓比較電路輸出的比較結(jié)果進(jìn)行邏輯處理，并輸出處理結(jié)果。
2.根據(jù)權(quán)利要求1所述的窗口電壓比較裝置，其特征在于，所述時(shí)序電路包括:第一反相器、第一 D觸發(fā)器、第二反相器和第三反相器； 第一反相器的輸入端接收時(shí)鐘信號(hào)，第一反相器的輸出端輸出第一時(shí)鐘信號(hào)至第一 D觸發(fā)器的時(shí)鐘輸入端，第一 D觸發(fā)器的正向輸出端與第二反相器的輸入端相連,第二反相器輸出第二時(shí)鐘信號(hào)，第三反相器的輸入端與第二反相器的輸出端連接，根據(jù)第二反相器輸出的第二時(shí)鐘信號(hào)輸出第三時(shí)鐘信號(hào)。
3.根據(jù)權(quán)利要求1所述的窗口電壓比較裝置，其特征在于，所述時(shí)鐘信號(hào)elk為方波時(shí)鐘信號(hào)。
4.根據(jù)權(quán)利要求1所述的窗口電壓比較裝置，其特征在于:所述選擇器包括第一開關(guān)和第二開關(guān)； 第一開關(guān)根據(jù)第二時(shí)鐘信號(hào)的控制斷開或閉合，第一開關(guān)的輸入端連接下限閾值電壓，第一開關(guān)的輸出端與比較器的負(fù)輸入端相連接； 第二開關(guān)根據(jù)第三時(shí)鐘信號(hào)的控制斷開或閉合，第二開關(guān)的輸入端連接上限閾值電壓，第二開關(guān)的輸出端與比較器的負(fù)輸入端相連接。
5.根據(jù)權(quán)利要求4所述的窗口電壓比較裝置，其特征在于，所述第一開關(guān)和第二開關(guān)為CMOS管、增強(qiáng)型PMOS管或增強(qiáng)型NMOS管。
6.根據(jù)權(quán)利要求1所述的窗口電壓比較裝置，其特征在于，所述邏輯處理電路包括第二 D觸發(fā)器、第三D觸發(fā)器、異或門， 第二 D觸發(fā)器的D端連接所述電壓比較電路的輸出端， 第二 D觸發(fā)器和第三D觸發(fā)器的復(fù)位端接復(fù)位信號(hào)rst，時(shí)鐘輸入端均連接時(shí)鐘信號(hào)elk,第二 D觸發(fā)器的正向輸出端連接第三D觸發(fā)器的D端及異或門的第一輸入端，第三D觸發(fā)器的正向輸出端連接異或門的第二輸入端，異或門的輸出端輸出結(jié)果。
7.根據(jù)權(quán)利要求6所述的窗口電壓比較裝置，其特征在于，所述邏輯處理電路進(jìn)一步包括第四D觸發(fā)器和延時(shí)模塊， 所述第四D觸發(fā)器的D端與異或門的輸出端相連，第四D觸發(fā)器的復(fù)位端接復(fù)位信號(hào)rst，第四D觸發(fā)器的正向輸出端為邏輯處理電路的輸出端， 延時(shí)模塊輸入端連接時(shí)鐘信號(hào)clk，延時(shí)模塊的輸出端連接第四D觸發(fā)器的時(shí)鐘輸入端。
8.根據(jù)權(quán)利要求7所述的窗口電壓比較裝置，其特征在于，所述延時(shí)模塊進(jìn)一步包括第四反相器和第五反相器， 所述第四反相器的輸入端連接時(shí)鐘信號(hào)clk，第四反相器的輸出端和第五反相器的輸入端相連， 第五反相器的輸出端接第四D觸發(fā)器的時(shí)鐘輸入端。
全文摘要
一種窗口電壓比較裝置，包括時(shí)序電路、電壓比較電路和邏輯處理電路；時(shí)序電路將輸入的時(shí)鐘信號(hào)clk分頻得到第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)，并將第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)輸出至電壓比較電路；電壓比較電路包括選擇器和比較器，選擇器根據(jù)第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)的控制，輸出下限閾值電壓或上限閾值電壓；所述比較器將選擇器輸出的下限閾值電壓或上限閾值電壓與待檢測電壓進(jìn)行比較，并將比較結(jié)果輸出至邏輯處理電路；邏輯處理電路根據(jù)輸入的時(shí)鐘信號(hào)clk的觸發(fā)，對(duì)電壓比較電路輸出的比較結(jié)果進(jìn)行邏輯處理，并輸出處理結(jié)果。本發(fā)明涉及的窗口電壓比較裝置，具有占用電路面積小、一致性好、靜態(tài)電流小的優(yōu)點(diǎn)。
文檔編號(hào)H03K5/24GK103208980SQ201210013789
公開日2013年7月17日 申請(qǐng)日期2012年1月17日 優(yōu)先權(quán)日2012年1月17日
發(fā)明者王飛, 傅璟軍, 胡文閣 申請(qǐng)人:比亞迪股份有限公司