專利名稱：模數(shù)轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器的制作方法
技術領域：
本發(fā)明有關模數(shù)轉(zhuǎn)換器，更具體地有關一種可減少比較器使用數(shù)量的模數(shù)轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器。
背景技術：
便攜式數(shù)字多媒體消費電子系統(tǒng)中，對模擬信號進行處理時需要高速、低功耗的模數(shù)轉(zhuǎn)換器(Analog-to-Digital Convertor,以下簡稱為ADC),其中，流水線(pipeline)ADC是一種既能實現(xiàn)高速又能實現(xiàn)高精度的流水線結(jié)構(gòu)的ADC，流水線ADC的采樣速率可高達每秒鐘幾十兆采樣點，甚至每秒鐘上百兆采樣點，即采樣速率為幾十MS/s，甚至上百MS/s，這一特性使得流水線ADC成為消費電子系統(tǒng)中常用的模數(shù)轉(zhuǎn)換器件。
圖IA是傳統(tǒng)的流水線ADC的架構(gòu)示意圖。如圖IA所示，流水線ADC包括多級(stage)流水線電路結(jié)構(gòu)，以第二級(Stage 2)流水線電路為例(見圖IA下方所示虛線框部分)，其包括采樣保持(sample-and-hold,以下簡稱為S/Η)電路、子ADC(sub ADC)電路、子數(shù)模轉(zhuǎn)換(sub Digital-to-Analog Convertor,以下簡稱為子DAC)電路、減法器電路以及余量放大器(residue amp)電路，其中，子ADC電路用于對模擬信號輸入量Vin量化，進行模數(shù)轉(zhuǎn)換，并輸出與該模擬信號輸入量Vin對應的數(shù)字量，即二進制的數(shù)字信號；子DAC電路對該子ADC電路輸出的數(shù)字量進行處理，并輸出對應的模擬信號量；減法器電路用于將模擬信號輸入量Vin與該子DAC電路輸出的模擬信號量相減，并通過余量放大器電路放大處理后，得到模擬信號輸入量Vin的余量信號Vout，以將該余量信號Vout作為下一級流水線電路的模擬信號輸入量，由下一級流水線電路進行處理。流水線電路中的S/H電路、子DAC電路、減法器電路和余量放大器電路可統(tǒng)稱為乘法數(shù)模轉(zhuǎn)換器(MultiplyingDigital-to-Analog Convertor,以下簡稱為 MDAC)。圖IB為傳統(tǒng)流水線ADC中3. 5bits MDAC與子ADC電路結(jié)構(gòu)示意圖；圖IC為圖IB中電路輸入輸出特性的示意圖。如圖IB和圖IC所示，對于3. 5bits精度的流水線電路來說，其中的子ADC電路10包括14個并聯(lián)結(jié)構(gòu)的比較器101，各比較器的輸入端的比較電壓(即采樣電壓)分別為Vrl-Vrl4，即采樣電壓為14個等級，子ADC電路10輸入輸出特性可參見圖IC所示，其中Vrl為-13/16Vr，Vrl4為13/16Vr。該傳統(tǒng)流水線ADC中，子ADC中比較器的數(shù)量為14個，比較器數(shù)量多，比較器占用電路面積大，電路功耗較高。綜上，傳統(tǒng)流水線ADC中子ADC中比較器數(shù)量較多，占用電路面積大，功耗高，而且隨著流水線電路精度的增加，流水線電路中比較器的數(shù)量也將會增加，從而導致整個流水線電路面積大，流水線ADC功耗將會非常高。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術中的缺陷，本發(fā)明提供一種模數(shù)轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器，可有效減少流水線電路中比較器的使用數(shù)量，減少流水線電路的占用電路面積，降低電路功耗。
本發(fā)明提供一種模數(shù)轉(zhuǎn)換器，包括第一比較電路、第二比較電路、采樣電壓提供電路和編碼器電路，其中所述采樣電壓提供電路，用于為所述第一比較電路提供第一組比較電壓，為所述第二比較電路提供第二組比較電壓；所述第一比較電路，與所述采樣電壓提供電路連接，用于在所述第一組比較電壓中的各第一比較電壓下，對模擬信號輸入量進行比較處理并輸出第一比較數(shù)字量；所述第二比較電路，與所述采樣電壓提供電路和第一比較電路連接，用于根據(jù)所述第一比較數(shù)字量從所述第二組比較電壓中選擇對應的第二比較電壓，在選擇的各第二比較電壓下對所述模擬信號輸入量進行比較處理并輸出第二比較數(shù)字量；所述編碼器電路，與所述第一比較電路和第二比較電路連接，用于對所述第一比較數(shù)字量和第二比較數(shù)字量進行編碼，輸出與所述模擬信號輸入量對應的數(shù)字量。本發(fā)明另提供一種流水線模數(shù)轉(zhuǎn)換器，包括相互串聯(lián)連接的多級流水線電路，所述流水線電路包括子模數(shù)轉(zhuǎn)換器和乘法數(shù)模轉(zhuǎn)換器，所述子模數(shù)轉(zhuǎn)換器包括第一比較電 路、第二比較電路、采樣電壓提供電路和編碼器電路，其中所述采樣電壓提供電路，用于為所述第一比較電路提供第一組比較電壓，為所述第二比較電路提供第二組比較電壓；所述第一比較電路，與所述采樣電壓提供電路連接，用于在所述第一組比較電壓中的各第一比較電壓下，對模擬信號輸入量進行比較處理并輸出第一比較數(shù)字量；所述第二比較電路，與所述采樣電壓提供電路和第一比較電路連接，用于根據(jù)所述第一比較數(shù)字量從所述第二組比較電壓中選擇對應的第二比較電壓，在選擇的各第二比較電壓下對所述模擬信號輸入量進行比較處理并輸出第二比較數(shù)字量；所述編碼器電路，與所述第一比較電路和第二比較電路連接，用于對所述第一比較數(shù)字量和第二比較數(shù)字量進行編碼，輸出與所述模擬信號輸入量對應的數(shù)字量。本發(fā)明提供的模數(shù)轉(zhuǎn)換器，通過設置兩個比較電路對模擬信號輸入量分別進行處理，可通過第一比較電路確認出模擬信號輸入量的大致范圍后，再利用第二比較電路在該范圍內(nèi)對模擬信號進行比較處理，可有效減少比較電路中比較器的使用數(shù)量，從而可節(jié)省比較器占用的電路面積，減少電路功耗。本發(fā)明提供的模數(shù)轉(zhuǎn)換器應用于流水線模數(shù)轉(zhuǎn)換器時，可有效減少整個流水線電路中比較器的使用數(shù)量，節(jié)省比較器占用的電路面積，提高流水線電路的集成度，降低電路功耗。


圖IA是傳統(tǒng)流水線ADC的架構(gòu)示意圖；圖IB為傳統(tǒng)流水線ADC中3. 5bits MDAC與子ADC電路結(jié)構(gòu)示意圖；圖IC為圖IB中電路輸入輸出特性的示意圖；圖2為本發(fā)明實施例一提供的模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖3為本發(fā)明實施例二提供的模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖4A為本發(fā)明實施例三提供的模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖4B為圖4A中各比較電路的比較機制示意圖；圖4C為圖4A中控制時序示意圖；圖4D為與圖4A對應的電路原理結(jié)構(gòu)示意圖；圖5為本發(fā)明實施例四提供的流水線模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖6A為本發(fā)明實施例五提供的流水線模數(shù)轉(zhuǎn)換器的兩級流水線電路中第一乘法數(shù)模轉(zhuǎn)換器、第二乘法數(shù)模轉(zhuǎn)換器和子模數(shù)轉(zhuǎn)換器具體實現(xiàn)的電路結(jié)構(gòu)示意圖；圖6B為圖6A中的電路工作時序示意圖。
具體實施例方式圖2為本發(fā)明實施例一提供的模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。如圖2所示，本實施例模數(shù)轉(zhuǎn)換器包括第一比較電路I、第二比較電路2、采樣電壓提供電路3和編碼器電路4，其中 采樣電壓提供電路3，用于為第一比較電路I提供第一組比較電壓，為第二比較電路2提供第二組比較電壓；第一比較電路I，與采樣電壓提供電路3連接，用于在第一組比較電壓的各第一比較電壓下，對模擬信號輸入量Vin進行比較處理并輸出第一比較數(shù)字量；第二比較電路2，與采樣電壓提供電路3和第一比較電路I連接，用于根據(jù)第一比較數(shù)字量從第二組比較電壓中選擇對應的第二比較電壓，在選擇的第二比較電壓下對模擬信號輸入量Vin進行比較處理并輸出第二比較數(shù)字量；編碼器電路4，與第一比較電路I和第二比較電路2連接，用于對第一比較數(shù)字量和第二比較數(shù)字量進行編碼，輸出與模擬信號輸入量Vin對應的數(shù)字量Vout。本實施例中，上述各比較電路對輸入的模擬信號輸入量Vin進行比較處理過程，就是對模擬信號進行量化的過程，以輸出在各比較電壓(即參考電壓)下的量化數(shù)值，該量化數(shù)值即為輸出的以二進制代碼O或I表示的數(shù)字信號；各比較電路輸出的比較數(shù)字量也就是進行量化處理后的數(shù)字信號量。各比較電路的具體結(jié)構(gòu)可與傳統(tǒng)比較器電路結(jié)構(gòu)相同或類似。本實施例中，上述編碼器電路可對各比較數(shù)字量進行編碼處理，以得到與模擬信號輸入量Vin對應的數(shù)字量，該數(shù)字量為用二進制代碼表示的數(shù)字信號，其可以根據(jù)第一比較數(shù)字量和第二比較數(shù)字量進行處理，以輸出與輸入的模擬信號輸入量Vin對應的數(shù)字量，輸出的各數(shù)字量可用二進制編碼來實現(xiàn)，以對應于不同大小的模擬信號。本實施例中，上述的第一比較電路I可以對輸入的模擬信號輸入量Vin進行粗比較，相應的，采樣電壓提供電路3可為第一比較電路I中的各比較器提供具有較大范圍的粗比較電壓(參考電壓)，并輸出第一比較數(shù)字量，得到模擬信號輸入量Vin的大致電壓范圍；第二比較電路2可對輸入的模擬信號數(shù)量Vin進行精細比較，相應的，采樣電壓提供電路3可為第二比較電路2提供具有較小范圍的精細比較電壓，并且第二比較電路2可根據(jù)第一比較電路I的比較結(jié)果，從采樣電壓提供電路3提供的精細比較電壓中，選擇對應該比較結(jié)果的精細比較電壓，以對模擬信號輸入量Vin進行精細比較，輸出第二比較數(shù)字量，以得到模擬信號輸入量Vin更精確的電壓范圍。由于第一比較數(shù)字量代表模擬信號輸入量Vin的大致電壓范圍，而第二比較數(shù)字量則代表模擬信號輸入量Vin的更小電壓范圍，因此，根據(jù)該第一比較數(shù)字量和第二比較數(shù)字量進行編碼就可得到模擬信號數(shù)量Vin的數(shù)字信號表示。本領域技術人員可以理解，第一比較電路I可對輸入的模擬信號輸入量Vin進行粗比較后，得到模擬信號輸入量Vin的大致范圍，然后再根據(jù)該大致范圍，選擇在該范圍內(nèi)的第二比較電壓，以對模擬信號輸入量Vin再進行精細比較，從而可確定出模擬信號輸入量Vin的精確范圍。由于第二比較電路2可根據(jù)第一比較電路I的粗比較結(jié)果，選擇所需的第二比較電壓，使得第二比較電路僅需要較少的比較器就可以實現(xiàn)對不同范圍內(nèi)的模擬輸入信號量的比較處理，因此比較電路中使用的比較器較少，比較器占用的電路面積也就較少，相應的電路功耗就會降低。綜上可以看出，本發(fā)明實施例提供的模數(shù)轉(zhuǎn)換器，通過設置兩個比較電路對模擬信號輸入量分別進行處理，可通過第一比較電路確認出模擬信號輸入量的大致范圍后，再利用第二比較電路在該范圍內(nèi)對模擬信號進行比較處理，可有效減少比較電路中比較器的使用數(shù)量，從而可節(jié)省比較器占用的電路面積，減少電路功耗。本實施例模數(shù)轉(zhuǎn)換器可應用于流水線模數(shù)轉(zhuǎn)換器中，作為其中的各流水線電路中的子模數(shù)轉(zhuǎn)換器，從而可有效減少流水線電路中比較器的使用數(shù)量，減少電路占用面積，提高流水線電路的集成度，降低電路功耗。圖3為本發(fā)明實施例二提供的模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。本實施例中，上述圖2中所示的第二比較電路2具體可包括譯碼器電路21、選擇器電路22和第二比較器電路23，其中譯碼器電路21，與第一比較電路I連接，用于對輸入的第一比較數(shù)字量進行譯碼處理，得到選擇信號數(shù)字量；選擇器電路22，與譯碼器電路21和采樣電壓提供電路3連接，用于從輸入的第二組比較電壓中選擇與該選擇信號數(shù)字量對應的第二比較電壓，并輸出；第二比較器電路23，與選擇器電路22連接，用于在選擇器電路22輸出的第二比較電壓下對模擬信號輸入量進行比較處理，并輸出第二比較數(shù)字量。本實施例中，第二比較電路2可通過譯碼器電路21和選擇器電路22對采樣電壓提供電路3提供的第二組比較電壓中，選擇第一比較電路I確認的輸入模擬信號量Vin的大致范圍內(nèi)的第二比較電壓，從而可在該選擇后的第二比較電壓下對模擬信號輸入量進行比較處理，輸出相應的比較結(jié)果，即第二比較數(shù)字量。本領域技術人員可以理解，上述的譯碼器電路、選擇器電路均可以是邏輯電路組 成，可以實現(xiàn)譯碼以及信號選擇功能，從而可根據(jù)第一比較電路I的比較結(jié)果，選擇對模擬信號輸入量Vin進行精細比較的第二比較電壓。其中，所述的第二比較電壓的個數(shù)與第二比較器電路中比較器的數(shù)量一致，實際應用中，可根據(jù)模數(shù)轉(zhuǎn)換器處理的精度，設置合適數(shù)量的比較器，以滿足實際處理需要。本領域技術人員可以理解，采樣電壓提供電路輸出的第一組比較電壓為具有較大采樣范圍的比較電壓，而第二組比較電壓則為該較大采樣范圍中更小范圍內(nèi)的比較電壓，一般而言，每一個大范圍的比較電壓，可包括多個更小范圍內(nèi)的比較電壓，這樣，在通過較大范圍的比較電壓，確定出模擬信號輸入量的所處的電壓范圍后，就可以選擇該電壓范圍內(nèi)的更小范圍的比較電壓確定出模擬信號輸入量的所在的電壓范圍，從而實現(xiàn)對模擬信號輸入量的精確處理，得到的數(shù)字量更接近模擬信號輸入量的真實數(shù)值。本實施例模數(shù)轉(zhuǎn)換器可適用于各種精度的模擬信號處理中，例如2. Sbits的模數(shù)轉(zhuǎn)換器、3.5bits的模數(shù)轉(zhuǎn)換器等，可有效減少模數(shù)轉(zhuǎn)換器中比較器的使用數(shù)量。下面將以3. 5bits模數(shù)轉(zhuǎn)換器的具體應用為例，對本發(fā)明技術方案做進一步的說明。圖4A為本發(fā)明實施例三提供的模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖4B為圖4A中各比較電路的比較機制示意圖；圖4C為圖4A中控制時序示意圖。本實施例模數(shù)轉(zhuǎn)換器可以實現(xiàn)3. 5bits的模數(shù)轉(zhuǎn)換，具體地，如圖4A所示，該模數(shù)轉(zhuǎn)換器中，第一比較電路I包括兩個并列設置的第一比較器11 ;第二比較電路2中的第二比較器電路23包括四個并列設置的第二比較器231 ;采樣電壓提供電路3為第一比較電路I提供的第一組比較電壓包括2個第一比較電壓，而采樣電壓提供電路3為第二比較電路2提供的第二組比較電壓包括12個第二比較電壓，其中，第一比較電路I中的兩個第一比較器11可分別在提供的兩個第一比較電壓下，對輸入的模擬信號輸入量Vin進行比較處理后，輸出量化后的第一比較數(shù)字量至譯碼器電路21 ;譯碼器電路21可對所述第一比較數(shù)字量進行譯碼處理以生成選擇信號數(shù)字量，并將選擇信號數(shù)字量輸入選擇器電路22 ;選擇器電路22可在輸入的選擇信號數(shù)字量作用下，從采樣電壓提供電路3提供的12個第二比較電壓中選擇四個第二比較電壓，分別作為四個第二比較器231的比較電壓，以對輸入的模擬信號輸入量進行比較，并輸出比較后的第二比較數(shù)字量；編碼器電路4可根據(jù)第一比較電路I輸出的第一比較數(shù)字量和第二比較電路2輸出的第二比較數(shù)字量進行編碼，以產(chǎn)生與輸入的模擬信號輸入量Vin對應的數(shù)字量，該數(shù)字量為4位二進制表示的數(shù)字信號量。 圖4B顯示了第一比較電路I和第二比較電路2的比較機制，其中，本實施例中的模擬信號輸入量Vin位于9/16Vr-ll/16Vr之間,米樣電壓提供電路3提供的2個第一比較電壓，也即粗比較電壓為5/16Vr和-5/16Vr，第一比較電路I利用該較大范圍的粗比較電壓5/16Vr和-5/16Vr對Vin進行比較處理后，即可得到第一比較結(jié)果，即第一比較數(shù)字量，確定出Vin的大概范圍后(本實施例中Vin位于5/16Vr-Vr之間)；第二比較電路2可根據(jù)第一比較數(shù)字量，選擇處于5/16Vr-Vr之間的第二比較電壓，即精細比較電壓7/16Vr、9/16Vr、ll/16Vr和13/16Vr，并以該4個精細比較電壓對Vin進行進一步的比較，從而確定出比較結(jié)果，即第二比較數(shù)字量，根據(jù)該第一比較數(shù)字量和第二比較數(shù)字量，就可得到與Vin對應的數(shù)字量Vout，本實施例Vin位于7/16Vr_9/16Vr之間，Vout為二進制數(shù)字編碼1100,各數(shù)字量與模擬信號輸入量數(shù)值之間的對應關系可見圖4B所示?？梢钥闯?，本實施例第一比較電路I可判斷得到Vin的大致電壓范圍后，第二比較電路2就可以選擇在該大致范圍內(nèi)的比較電壓，得到Vin的精確電壓范圍，從而得到模擬信號Vin對應的數(shù)字信號Vout0圖4C顯示了采樣電壓提供電路3、第一比較電路I和第二比較電路2工作的時序關系圖，其中，第一比較電路I在進行比較時，提供第一比較電壓，并在第一比較電路I比較完成后，再為第二比較電路2提供第二比較電壓，由第二比較電路2進行比較，在第一比較電路I和第二比較電路2比較完成后，才完成一次模數(shù)轉(zhuǎn)換過程。如此，可實現(xiàn)對各模擬信號輸入量Vin的數(shù)模轉(zhuǎn)換處理?？梢钥闯觯诘谝槐容^電路I對輸入的模擬信號輸入量Vin用2個第一比較電壓進行粗比較處理后，第二比較電路2只需要4個第二比較電壓就可完成對模擬信號輸入量的精細比較，從而確定模擬信號輸入量Vin的精確數(shù)值范圍，相對于傳統(tǒng)結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器，本實施例僅需要6個比較器，可減少8個比較器，從而可減少電路占用面積，降低電路功耗。為實現(xiàn)3. 5bits精度的處理，本實施例中第一比較電路中設置有2個比較器，第二比較電路中設置有4個比較器，本領域技術人員可以理解，實際應用中，可根據(jù)需要在各比較電路設置其他合適數(shù)量的比較器，例如可在第一比較電路設置I個比較器，相應地，采樣電壓提供電路可提供I個第一比較電壓，而在第二比較電路設置7個比較器，可提供14個第二比較電壓，同樣可以實現(xiàn)對模擬輸入信號的處理，并減少比較器的使用數(shù)量，只是在最后對各比較器輸入的數(shù)字量進行編碼時的編碼規(guī)則有所不同。圖4D為與圖4A對應的電路原理結(jié)構(gòu)示意圖，其中，圖4D中的粗比較ADC(CoarseADC, CADC)模塊對應于圖4A中的第一比較電路I，參考電壓產(chǎn)生(REF GEN)模塊對應于圖4A中的采樣電壓提供電路3，CADC譯碼器(CADC Decoder)模塊對應于圖4A中的譯碼器電路21，選擇器(MUX)對應于圖4A中的選擇器電路22，細比較ADC (Fine ADC, FADC)對應于圖4A中的第二比較器電路23。本實施例給出了實現(xiàn)3. 5bits模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)，對于其他精度的模數(shù)轉(zhuǎn)換器，例如2. 8bits,4. 5bits以及更高精度的轉(zhuǎn)換器而言，可具有類似的結(jié)構(gòu)，其具體實現(xiàn)過程
不再一一贅述。
此外，本發(fā)明實施例還提供一種流水線模數(shù)轉(zhuǎn)換器，包括相互串聯(lián)連接的多級流水線電路，各流水線電路包括子模數(shù)轉(zhuǎn)換器和乘法數(shù)模轉(zhuǎn)換器，其中該子模數(shù)轉(zhuǎn)換器為采用上述本發(fā)明實施例提供的模數(shù)轉(zhuǎn)換器，其具體結(jié)構(gòu)可參見上述模數(shù)轉(zhuǎn)換器各實施例的說明，在此不再贅述。本實施例流水線模數(shù)轉(zhuǎn)換器可具有與傳統(tǒng)流水線結(jié)構(gòu)相同或類似的結(jié)構(gòu)，只是其中子模數(shù)轉(zhuǎn)換器采用上述本發(fā)明實施例提供的模數(shù)轉(zhuǎn)換器，其他電路可與傳統(tǒng)結(jié)構(gòu)中的相同功能的電路相同，通過采用上述本發(fā)明實施例提供的模數(shù)轉(zhuǎn)換器，可有效減少整個流水線線路中比較器的使用數(shù)量，降低電路功耗。圖5為本發(fā)明實施例四提供的流水線模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。如圖5所示，本實施例流水線模數(shù)轉(zhuǎn)換器中，相鄰的兩個流水線電路包括第一乘法數(shù)模轉(zhuǎn)換器41、第二乘法數(shù)模轉(zhuǎn)換器42、子數(shù)模轉(zhuǎn)換器43和共享控制模塊44，其中，共享控制模塊44用于在第一控制時序控制第一乘法數(shù)模轉(zhuǎn)換器41和子數(shù)模轉(zhuǎn)換器43對輸入的模擬信號輸入量進行采樣以產(chǎn)生第一輸出信號；以及用于在第二控制時序控制第一乘法數(shù)模轉(zhuǎn)換器41保持輸出第一輸出信號，控制第二乘法數(shù)模轉(zhuǎn)換器42和子模數(shù)轉(zhuǎn)換器43對第一輸出信號進行采樣以產(chǎn)生第二輸出信號，并在下個控制時序時控制第二乘法模數(shù)轉(zhuǎn)換器42保持輸出第二輸出信號，該第二輸出信號可輸出至下級流水線電路。本實施例相鄰的兩級流水線電路可共用一個子模數(shù)轉(zhuǎn)換器43，實現(xiàn)傳統(tǒng)兩級流水線電路的功能。具體地，如圖5所示，在第一控制時序，共享控制模塊44控制子模數(shù)轉(zhuǎn)換器43和第一乘法數(shù)模轉(zhuǎn)換器41對輸入的模擬信號輸入量Vin進行采樣，同時，子模數(shù)轉(zhuǎn)換器43對Vin進行模數(shù)處理，并輸出量化后的數(shù)字量；第二控制時序，共享控制模塊44更控制第一乘法數(shù)模轉(zhuǎn)換器41中的子DAC解碼電路對子模數(shù)轉(zhuǎn)換器43在第一控制時序產(chǎn)生的數(shù)字量進行處理，并與第一乘法數(shù)模轉(zhuǎn)換器41采樣得到的Vin進行相加，并通過運算放大后輸出第一輸出信號Voutl，同時，共享控制模塊44在第二控制時序還控制第二乘法數(shù)模轉(zhuǎn)換器42和子模數(shù)轉(zhuǎn)換器43對Voutl進行采樣，且子模數(shù)轉(zhuǎn)換器43可對Voutl進行模數(shù)處理；在下個控制時序到來時，共享控制模塊44可控制第二乘法數(shù)模轉(zhuǎn)換器42中的子DAC解碼電路對子模數(shù)轉(zhuǎn)換器43在第二控制時序產(chǎn)生的數(shù)字量進行處理，并與第二乘法數(shù)模轉(zhuǎn)換器42采樣得到的Voutl進行相加，通過運算放大后輸出第二輸出信號Vout2，從而實現(xiàn)對Vin的處理，實現(xiàn)傳統(tǒng)流水線ADC中的兩級流水線電路的功能。本實施例中，通過設置共享控制模塊，可控制兩個乘法數(shù)模轉(zhuǎn)換器來共享一個子模數(shù)轉(zhuǎn)換器，實現(xiàn)兩級流水線電路，從而可節(jié)省流水線模數(shù)轉(zhuǎn)換器中子模數(shù)轉(zhuǎn)換器的數(shù)量，進而節(jié)省比較器的使用數(shù)量，可有效節(jié)省流水線電路中比較器占用的電路面積，并降低電路功耗。本實施例中，第一乘法數(shù)模轉(zhuǎn)換器和第二乘法數(shù)模轉(zhuǎn)換器均包括有子DAC解碼電路，以及電容開關電路和運算放大器電路，且兩個乘法數(shù)模轉(zhuǎn)換器可共享一個DAC解碼器電路和運算放大器電路。下面將以具體本發(fā)明流水線電路中相鄰兩級流水線電路的具體電路實現(xiàn)，對本發(fā)明技術方案做進一步的說明。圖6A為本發(fā)明實施例五提供的流水線模數(shù)轉(zhuǎn)換器的兩級流水線電路中第一乘法數(shù)模轉(zhuǎn)換器、第二乘法數(shù)模轉(zhuǎn)換器和子模數(shù)轉(zhuǎn)換器具體實現(xiàn)的電路結(jié)構(gòu)示意圖；圖6B為圖 6A中的電路工作時序示意圖。圖6A所示為兩級流水線電路的電路結(jié)構(gòu)示意圖，其中，圖6A中的示意圖a顯示的是第一乘法數(shù)模轉(zhuǎn)換器工作時的狀態(tài)示意圖；圖6八中示意圖b顯示的時第二乘法數(shù)模轉(zhuǎn)換器工作時的狀態(tài)示意圖，本實施例中，第一乘法數(shù)模轉(zhuǎn)換器41和第二乘法數(shù)模轉(zhuǎn)換器42共享其中的子ADC (Sub ADC)、DAC解碼器電路(DAC decoder)和運算放器大電路。本實施例中，如圖6A所示，該兩級流水線電路包括子ADC電路61、DAC解碼器電路62、運算放大器電路63、第一開關電容電路64和第二開關電容電路65 ;第一開關電容電路64的輸出端和第二開關電容電路65的輸出端分別通過開關kl和開關k2連接在運算放大器電路63的輸入端，運算放大器63的一個輸出端也與子ADC電路61的輸入端連接；子八0〇電路61的輸入端分別通過開關k3和開關k4與模擬信號輸入量Vin和運算放大器電路63的一個輸出量Voutl連接。其中，子ADC電路61、DAC解碼器電路62和運算放器大電路63與第一電容開關電路61可實現(xiàn)第一乘法數(shù)模轉(zhuǎn)換器41的功能；子八00電路61、DAC解碼器電路62和運算放器大電路63與第二電容開關電路62可實現(xiàn)第二乘法數(shù)模轉(zhuǎn)換器42的功能。通過對電容開關電路中各開關、開關電容電路與運算放大器電路之間的開關以及運算放大器的輸出信號Voutl與子ADC之間的開關的控制，就可以實現(xiàn)兩級流水線電路對模擬信號輸入量Vin的處理。本領域技術人員可以理解，各電容開關電路中包括電壓保持電容，以及與輸入的模擬信號連接的控制開關k5、與子DAC解碼器電路連接的控制開關k6，其中，通過對控制開關k5進行控制，就可以使得相應的乘法數(shù)模轉(zhuǎn)換器對輸入信號進行采樣，而通過對控制開關k6進行控制，就可以對輸入信號進行模數(shù)處理后得到的數(shù)字信號重新進行數(shù)模轉(zhuǎn)換后得到的模擬量與輸入信號進行疊加，從而可得到該級流水線電路的余量信號，該余量信號經(jīng)過運算放大器電路處理后，即可作為下一級流水線電路的輸入信號，由下一級流水線電路再進行處理。圖6B顯示了各乘法數(shù)模轉(zhuǎn)換器的信號采樣、信號運算放大處理以及共享的子ADC和運算放大器之間的工作時序示意圖，其中，tl表示第一乘法數(shù)模轉(zhuǎn)換器進行信號采樣，以及第二乘法數(shù)模轉(zhuǎn)換器進行信號運算放大處理的工作時序；t2表示第二乘法數(shù)模轉(zhuǎn)換器進行信號采樣，以及第一乘法數(shù)模轉(zhuǎn)換器進行信號運算放大處理的工作時序；t3表示子ADC電路以及運算放大器電路的工作時序。當?shù)谝怀朔〝?shù)模轉(zhuǎn)換器41與子ADC采樣輸入信號Vin時，也即第一控制時序，可控制第一乘法數(shù)模轉(zhuǎn)換器41中的電容與輸入信號Vin連接，子ADC電路就會對Vin進行模數(shù)處理，同時，控制第二乘法數(shù)模轉(zhuǎn)換器42中的電容連接至運算放大器電路并置于保持狀態(tài)；當?shù)诙?shù)轉(zhuǎn)換器42和子ADC對輸入信號Voutl進行采樣時，也即第二控制時序，控制第二乘法數(shù)模轉(zhuǎn)換器42中的電容與輸入信號Voutl連接，子ADC電路就會對Voutl進行模數(shù)處理，同時，控制第一乘法數(shù)模轉(zhuǎn)換器41中的電容連接運算放大器電路并置于保持狀態(tài)，從而使得第一乘法數(shù)模轉(zhuǎn)換器41和第二乘法數(shù)模轉(zhuǎn)換器42可共用子ADC、子DAC解碼電路和運算放大器電路。
本實施例中，子ADC電路、子DAC解碼電路和運算放大器電路以及電容開關電路具有與傳統(tǒng)流水線數(shù)模轉(zhuǎn)換器相同的功能，本實施例通過對各功能模塊的工作時序進行控制，以實現(xiàn)對這些電路的功能共享。本領域技術人員可以理解，上述的子ADC電路可以為傳統(tǒng)的子ADC電路，也可以是采用上述本發(fā)明實施例提供的數(shù)模轉(zhuǎn)換器。本實施例通過對子ADC電路進行共享，可有效減少子ADC電路的數(shù)量，從而減少比較器的使用數(shù)量；同時也可對電路中的運算放大器電路進行共享，以減少運算放大器的數(shù)量。本實施例技術方案可有效減少比較器、運算放大器等器件的使用數(shù)量，減少電路占用面積，降低電路功耗。最后應說明的是以上實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡管參照前述實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質(zhì)脫離本發(fā)明各實施例技術方案的范圍。
權利要求
1.一種模數(shù)轉(zhuǎn)換器，其特征在于，包括第一比較電路、第二比較電路、采樣電壓提供電路和編碼器電路，其中 所述采樣電壓提供電路，用于為所述第一比較電路提供第一組比較電壓，為所述第二比較電路提供第二組比較電壓； 所述第一比較電路，與所述采樣電壓提供電路連接，用于在所述第一組比較電壓中的各第一比較電壓下，對模擬信號輸入量進行比較處理并輸出第一比較數(shù)字量； 所述第二比較電路，與所述采樣電壓提供電路和第一比較電路連接，用于根據(jù)所述第一比較數(shù)字量從所述第二組比較電壓中選擇對應的第二比較電壓，在選擇的各第二比較電壓下對所述模擬信號輸入量進行比較處理并輸出第二比較數(shù)字量； 所述編碼器電路，與所述第一比較電路和第二比較電路連接，用于對所述第一比較數(shù)字量和所述第二比較數(shù)字量進行編碼，輸出與所述模擬信號輸入量對應的數(shù)字量。
2.根據(jù)權利要求I所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述第二比較電路包括譯碼器電路、選擇器電路和第二比較器電路，其中 所述譯碼器電路，與所述第一比較電路連接，用于對輸入的所述第一比較數(shù)字量進行譯碼處理，得到選擇信號數(shù)字量； 所述選擇器電路，與所述譯碼器電路和所述采樣電壓提供電路連接，用于從輸入的所述第二組比較電壓中選擇與所述選擇信號數(shù)字量對應的第二比較電壓，并輸出； 所述第二比較器電路，與所述選擇器電路連接，用于在所述選擇器電路輸出的各第二比較電壓下對所述模擬信號輸入量進行比較處理，并輸出所述第二比較數(shù)字量。
3.根據(jù)權利要求2所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述模數(shù)轉(zhuǎn)換器為4位模數(shù)轉(zhuǎn)換器； 所述第一比較電路包括2個并列設置的第一比較器，所述第二比較器電路包括4個并列設置的第二比較器； 所述采樣電壓提供電路輸出2個第一比較電壓和12個第二比較電壓。
4.根據(jù)權利要求2所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述模數(shù)轉(zhuǎn)換器為4位模數(shù)轉(zhuǎn)換器； 所述第一比較電路包括I個第一比較器，所述第二比較器電路包括7個并列設置的第二比較器； 所述采樣電壓提供電路輸出I個第一比較電壓和14個第二比較電壓。
5.一種流水線模數(shù)轉(zhuǎn)換器，包括相互串聯(lián)連接的多級流水線電路，所述流水線電路包括子模數(shù)轉(zhuǎn)換器和乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述子模數(shù)轉(zhuǎn)換器包括第一比較電路、第二比較電路、采樣電壓提供電路和編碼器電路，其中 所述采樣電壓提供電路，用于為所述第一比較電路提供第一組比較電壓，為所述第二比較電路提供第二組比較電壓； 所述第一比較電路，與所述采樣電壓提供電路連接，用于在所述第一組比較電壓中的各第一比較電壓下，對模擬信號輸入量進行比較處理并輸出第一比較數(shù)字量； 所述第二比較電路，與所述采樣電壓提供電路和第一比較電路連接，用于根據(jù)所述第一比較數(shù)字量從所述第二組比較電壓中選擇對應的第二比較電壓，在選擇的各第二比較電壓下對所述模擬信號輸入量進行比較處理并輸出第二比較數(shù)字量；所述編碼器電路，與所述第一比較電路和第二比較電路連接，用于對所述第一比較數(shù)字量和所述第二比較數(shù)字量進行編碼，輸出與所述模擬信號輸入量對應的數(shù)字量。
6.根據(jù)權利要求5所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述第二比較電路包括譯碼器電路、選擇器電路和第二比較器電路，其中 所述譯碼器電路，與所述第一比較電路連接，用于對輸入的所述第一比較數(shù)字量進行譯碼處理，得到選擇信號數(shù)字量； 所述選擇器電路，與所述譯碼器電路和所述采樣電壓提供電路連接，用于從輸入的所述第二組比較電壓中選擇與所述選擇信號數(shù)字量對應的第二比較電壓，并輸出； 所述第二比較器電路，與所述選擇器電路連接，用于在所述選擇器電路輸出的各第二比較電壓下對所述模擬信號輸入量進行比較處理，并輸出所述第二比較數(shù)字量。
7.根據(jù)權利要求6所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述模數(shù)轉(zhuǎn)換器為4位模數(shù)轉(zhuǎn)換器； 所述第一比較電路包括2個并列設置的第一比較器，所述第二比較器電路包括4個并列設置的第二比較器； 所述采樣電壓提供電路輸出2個第一比較電壓和12個第二比較電壓。
8.根據(jù)權利要求6所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述模數(shù)轉(zhuǎn)換器為4位模數(shù)轉(zhuǎn)換器； 所述第一比較電路包括I個第一比較器，所述第二比較器電路包括7個并列設置的第二比較器； 所述采樣電壓提供電路輸出I個第一比較電壓和14個第二比較電壓。
9.根據(jù)權利要求5所述的流水線模數(shù)轉(zhuǎn)換器，其特征在于，相鄰的兩級流水線電路包括第一乘法數(shù)模轉(zhuǎn)換器、第二乘法數(shù)模轉(zhuǎn)換器、子數(shù)模轉(zhuǎn)換器和共享控制模塊，其中 所述共享控制模塊，用于在第一控制時序控制所述第一乘法數(shù)模轉(zhuǎn)換器和子數(shù)模轉(zhuǎn)換器對輸入的模擬信號輸入量進行采樣以得到第一輸出信號；以及用于在第二控制時序控制所述第一乘法數(shù)模轉(zhuǎn)換器保持輸出所述第一輸出信號，控制所述第二乘法數(shù)模轉(zhuǎn)換器和子模數(shù)轉(zhuǎn)換器對所述第一輸出信號進行采樣以得到第二輸出信號，并在下個控制時序時控制第二乘法模數(shù)轉(zhuǎn)換器保持輸出所述第二輸出信號。
全文摘要
本發(fā)明提供一種模數(shù)轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器。該模數(shù)轉(zhuǎn)換器包括第一比較電路、第二比較電路、采樣電壓提供電路和編碼器電路，采樣電壓提供電路用于為第一比較電路提供第一組比較電壓，為第二比較電路提供第二組比較電壓；第一比較電路用于在第一組比較電壓中的各第一比較電壓下，對模擬信號輸入量進行比較處理并輸出第一比較數(shù)字量；第二比較電路用于根據(jù)第一比較數(shù)字量從第二組比較電壓中選擇對應的第二比較電壓，在選擇的各第二比較電壓下對模擬信號輸入量進行比較處理并輸出第二比較數(shù)字量；編碼器電路用于對第一比較數(shù)字量和第二比較數(shù)字量進行編碼。本發(fā)明技術方案可有效減少模數(shù)轉(zhuǎn)換器中比較器的使用數(shù)量，降低電路功耗。
文檔編號H03M1/12GK102931991SQ20121001922
公開日2013年2月13日 申請日期2012年1月20日 優(yōu)先權日2011年8月12日
發(fā)明者劉聰, 周煜凱 申請人:聯(lián)發(fā)科技(新加坡)私人有限公司