專利名稱：乘法數(shù)模轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)模數(shù)轉(zhuǎn)換器，更具體地有關(guān)一種共享開關(guān)的乘法數(shù)模轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
便攜式數(shù)字多媒體消費(fèi)電子系統(tǒng)中，對(duì)模擬信號(hào)進(jìn)行處理時(shí)需要高速、低功耗的模數(shù)轉(zhuǎn)換器(Analog-to-Digital Convertor,以下簡(jiǎn)稱為ADC),其中，流水線(pipeline)ADC是一種既能實(shí)現(xiàn)高速又能實(shí)現(xiàn)高精度的流水線結(jié)構(gòu)的ADC，流水線ADC的采樣速率可高達(dá)每秒鐘幾十兆采樣點(diǎn)，甚至每秒鐘上百兆采樣點(diǎn)，即采樣速率為幾十MS/s，甚至上百M(fèi)S/s，這一特性使得流水線ADC成為消費(fèi)電子系統(tǒng)中常用的模數(shù)轉(zhuǎn)換器件。圖IA是傳統(tǒng)流水線ADC的架構(gòu)示意圖。如圖IA所示，流水線ADC包括多級(jí)(stage)·流水線電路結(jié)構(gòu)，以第二級(jí)(Stage 2)流水線電路為例(見圖IA下方所示虛線框部分)，其包括采樣保持(sample-and-hold,以下簡(jiǎn)稱為S/Η)電路、子ADC(sub ADC)電路、子數(shù)模轉(zhuǎn)換(sub Digital-to-Analog Convertor,以下簡(jiǎn)稱為子DAC)電路、減法器電路以及余量放大器(residue amp)電路,其中，所述子ADC電路用于對(duì)模擬信號(hào)輸入量Vin量化,進(jìn)行模數(shù)轉(zhuǎn)換，并輸出與該模擬信號(hào)輸入量Vin對(duì)應(yīng)的數(shù)字量，即二進(jìn)制的數(shù)字信號(hào)；所述子DAC電路對(duì)該子ADC電路輸出的數(shù)字量進(jìn)行處理，并輸出對(duì)應(yīng)的模擬信號(hào)量；所述減法器電路用于將模擬信號(hào)輸入量Vin與該子DAC電路輸出的模擬信號(hào)量相減，并通過及余量放大器電路放大處理后，得到模擬信號(hào)輸入量Vin的余量信號(hào)Vout，以將該余量信號(hào)Vout作為下一級(jí)流水線電路的模擬信號(hào)輸入量，由下一級(jí)流水線電路進(jìn)行處理。流水線電路中的S/H電路、子DAC電路、減法器電路和余量放大器電路可統(tǒng)稱為乘法數(shù)模轉(zhuǎn)換器(MultiplyingDigital-to-Analog Convertor,以下簡(jiǎn)稱為 MDAC)。圖IB是傳統(tǒng)流水線ADC中MDAC的電路結(jié)構(gòu)示意圖；圖IC是圖IB的電路結(jié)構(gòu)中各開關(guān)的時(shí)序示意圖。在傳統(tǒng)的流水線ADC中，為實(shí)現(xiàn)不同精度等級(jí)的采樣，MDAC中需要設(shè)置不同數(shù)量的采樣電容Cs和反饋電容Cf，以及采樣開關(guān)、解碼器開關(guān)和反饋開關(guān)。具體地，如圖IB所示，MDAC電路包括子DAC解碼電路10、電容開關(guān)電路20和運(yùn)算放大器電路30，其中，子DAC解碼電路10與本級(jí)流水線電路中的子ADC電路40的輸出端連接，并且通過3個(gè)輸入端分別接收模擬電壓Vrp、Vcm及Vrn，電容開關(guān)電路20與上一級(jí)流水線電路或采樣保持電路輸出的模擬輸入信號(hào)輸入量Vin、子DAC解碼電路10和運(yùn)算放大器電路30連接，該MDAC可對(duì)模擬信號(hào)輸入量Vin以及子ADC電路40輸出的數(shù)字量進(jìn)行處理，得到該模擬信號(hào)輸入量Vin的余量信號(hào)，以供下一級(jí)流水線電路進(jìn)行處理，該子DAC解碼電路10、電容開關(guān)電路20和運(yùn)算放大電路30組成的MDAC電路，可實(shí)現(xiàn)上述圖IA所示的采樣保持電路、子DAC電路、減法器和余量放大器的功能；為實(shí)現(xiàn)3. 5位(bits)的MDAC電路結(jié)構(gòu)，電容開關(guān)電路20需要設(shè)置7采樣電容Cs、I個(gè)反饋電容Cf，以及與采樣電容Cs分別連接的7個(gè)采樣開關(guān)Φ1和7個(gè)解碼器開關(guān)Φ 2，與反饋電容Cf分別連接的I個(gè)采樣開關(guān)Φ1和I個(gè)反饋開關(guān)，該反饋開關(guān)為解碼器開關(guān)Φ2，其中，采樣開關(guān)Φ I與需要處理的輸入模擬信號(hào)輸入量Vin連接，與采樣電容Cs連接的7個(gè)解碼器開關(guān)Φ2與子DAC解碼電路10的輸出端連接，反饋開關(guān)與運(yùn)算放大器電路30的輸出端Vout連接，同時(shí)，反饋電容Cf和采樣電容Cs與運(yùn)算放大器電路300的輸入端連接，同時(shí)，還通過接地開關(guān)Φ θ接地。各采樣開關(guān)Φ1、解碼器開關(guān)Φ2和接地開關(guān)Φ1θ在如圖IC的時(shí)序下工作時(shí)，可控制采樣開關(guān)、解碼器開關(guān)和接地開關(guān)的關(guān)閉或打開，實(shí)現(xiàn)上述圖IA所示的采樣保持電路、子DAC電路、減法器電路和余量放大器電路的功能，對(duì)本級(jí)流水線電路的模擬信號(hào)輸入量Vin處理，得到該模擬信號(hào)輸入量Vin的余量信號(hào)。綜上，傳統(tǒng)流水線ADC的MDAC中，每個(gè)采樣電容Cs均需要連接有I個(gè)采樣開關(guān)和I個(gè)解碼開關(guān)，MDAC中開關(guān)總數(shù)較多，而采樣開關(guān)和解碼器開關(guān)的尺寸較大，使得MDAC中開關(guān)占用的電路面積較大。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供一種乘法數(shù)模轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器，可有效減少乘法數(shù)模轉(zhuǎn)換器中開關(guān)的數(shù)量，從而減少開關(guān)占用的電路面積?！け景l(fā)明提供一種乘法數(shù)模轉(zhuǎn)換器，應(yīng)用于流水線模數(shù)轉(zhuǎn)換器中的流水線電路中，所述乘法數(shù)模轉(zhuǎn)換器包括子數(shù)模轉(zhuǎn)換器解碼電路、電容開關(guān)電路和運(yùn)算放大器電路。所述電容開關(guān)電路的輸出端與所述運(yùn)算放大器電路的輸入端連接，所述電容開關(guān)電路的輸入端分別與所述子數(shù)模轉(zhuǎn)換器解碼電路的輸出端以及所述流水線電路的模擬信號(hào)輸入量連接。所述電容開關(guān)電路包括至少2個(gè)并聯(lián)連接的采樣電容組，至少I個(gè)采樣電容組中采樣電容的數(shù)量大于或等于2，且各采樣電容組中的采樣電容并聯(lián)連接；各采樣電容組分別通過采樣開關(guān)連接所述模擬信號(hào)輸入量；各采樣電容組分別通過解碼器開關(guān)連接至所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端。所述子數(shù)模轉(zhuǎn)換器解碼電路用于對(duì)輸入的數(shù)字量進(jìn)行解碼，在所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端輸出相應(yīng)的模擬信號(hào)，以使得所述相應(yīng)的模擬信號(hào)經(jīng)過解碼器開關(guān)施加到各采樣電容組后，相加得到與所述數(shù)字量對(duì)應(yīng)的模擬信號(hào)量。所述數(shù)字量為所述流水線電路中的子模數(shù)轉(zhuǎn)換器對(duì)所述模擬信號(hào)輸入量量化處理后得到的數(shù)子里。本發(fā)明另提供一種流水線模數(shù)轉(zhuǎn)換器，包括相互串聯(lián)連接的多級(jí)流水線電路，所述流水線電路包括子模數(shù)轉(zhuǎn)換器和乘法數(shù)模轉(zhuǎn)換器，所述乘法數(shù)模轉(zhuǎn)換器包括子數(shù)模轉(zhuǎn)換器解碼電路、電容開關(guān)電路和運(yùn)算放大器電路。所述電容開關(guān)電路的輸出端與所述運(yùn)算放大器電路的輸入端連接，所述電容開關(guān)電路的輸入端分別與所述子數(shù)模轉(zhuǎn)換器解碼電路的輸出端以及所述流水線電路的模擬信號(hào)輸入量連接。所述電容開關(guān)電路包括至少2個(gè)并聯(lián)連接的采樣電容組，至少I個(gè)采樣電容組中采樣電容的數(shù)量大于或等于2，且各采樣電容組中的采樣電容并聯(lián)連接；各采樣電容組分別通過采樣開關(guān)連接所述模擬信號(hào)輸入量；各采樣電容組分別通過解碼器開關(guān)連接至所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端。所述子數(shù)模轉(zhuǎn)換器解碼電路用于對(duì)輸入的數(shù)字量進(jìn)行解碼，在所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端輸出相應(yīng)的模擬信號(hào)，以使得所述對(duì)應(yīng)的模擬信號(hào)經(jīng)過解碼器開關(guān)施加到各采樣電容組后，相加得到與所述數(shù)字量對(duì)應(yīng)的模擬信號(hào)量。所述數(shù)字量為所述子模數(shù)轉(zhuǎn)換器對(duì)所述模擬信號(hào)輸入量量化處理后得到的數(shù)字量。本發(fā)明提供的乘法數(shù)模轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器，通過對(duì)乘法數(shù)模轉(zhuǎn)換器中的采樣電容進(jìn)行分組，使得每組采樣電容僅需連接一個(gè)采樣開關(guān)和一個(gè)解碼器開關(guān)，相對(duì)于傳統(tǒng)電路中每個(gè)采樣電容均需要連接一個(gè)采樣開關(guān)和一個(gè)解碼器開關(guān)而言，可有效減少單個(gè)乘法數(shù)模轉(zhuǎn)換器中采樣開關(guān)和解碼器開關(guān)的數(shù)量，從而減少開關(guān)占用的電路面積，降低整個(gè)乘法數(shù)模轉(zhuǎn)換器的體積，提高流水線模數(shù)轉(zhuǎn)換器的集成度。


圖IA是傳統(tǒng)流水線ADC的架構(gòu)示意圖；圖IB是傳統(tǒng)流水線ADC中MDAC的電路結(jié)構(gòu)示意圖；圖IC是圖IB的電路結(jié)構(gòu)中各開關(guān)的時(shí)序示意圖；圖2為本發(fā)明實(shí)施例一提供的3. 5bits的MDAC電路結(jié)構(gòu)示意圖；
圖3為本發(fā)明實(shí)施例二提供的3. 5bits的MDAC電路結(jié)構(gòu)示意圖；圖4為本發(fā)明實(shí)施例三提供的3. 5bits的MDAC電路結(jié)構(gòu)示意圖；圖5為本發(fā)明實(shí)施例四提供的3. 5bits的MDAC電路結(jié)構(gòu)示意圖。
具體實(shí)施例方式鑒于現(xiàn)有流水線ADC中各級(jí)流水線電路的MDAC中開關(guān)較多，占用電路面積較大的問題，本發(fā)明實(shí)施例提供一種新型架構(gòu)的MDAC，該MDAC中的采樣電容可共享開關(guān)，從而減少M(fèi)DAC中開關(guān)的數(shù)量以及減少電路面積，該MDAC具體可包括子DAC解碼電路、電容開關(guān)電路和運(yùn)算放大器電路，該電容開關(guān)電路的輸出端與所述運(yùn)算放大器電路的輸入端連接，電容開關(guān)電路的輸入端與所述子DAC解碼電路的輸出端連接，且電容開關(guān)電路的輸入端還與待處理的模擬信號(hào)輸入量連接；該電容開關(guān)電路可包括至少2個(gè)采樣電容組，該至少2個(gè)采樣電容組并聯(lián)連接，各采樣電容組中的采樣電容也并聯(lián)連接，且至少I個(gè)采樣電容組中采樣電容的數(shù)量大于或等于2 ;各采樣電容組分別通過采樣開關(guān)連接所述模擬信號(hào)輸入量，且各采樣電容組分別通過解碼器開關(guān)連接至所述子DAC解碼電路的各輸出端；該子DAC解碼電路用于對(duì)與該模擬信號(hào)輸入量對(duì)應(yīng)的數(shù)字量進(jìn)行解碼，在所述子DAC解碼電路的各輸出端輸出相應(yīng)的模擬信號(hào)量，使得模擬信號(hào)輸入量和子DAC輸出的模擬信號(hào)可在采樣電容組進(jìn)行相加，以得到該模擬信號(hào)輸入量的余量信號(hào)，并送給下一級(jí)流水線電路進(jìn)行處理。下面將以3. 5bits的MDAC電路結(jié)構(gòu)為例，對(duì)本發(fā)明技術(shù)方案進(jìn)行詳細(xì)說明。實(shí)施例一圖2為本發(fā)明實(shí)施例一提供的3. 5bits的MDAC電路結(jié)構(gòu)示意圖。本實(shí)施例MDAC可以實(shí)現(xiàn)3. 5bits精度的模數(shù)處理，具體地，如圖2所示，本實(shí)施例MDAC可包括子DAC解碼電路I、電容開關(guān)電路2和運(yùn)算放大器電路3，其中，運(yùn)算放大器電路3具有2個(gè)輸入端和一個(gè)輸出端，其中一個(gè)輸入端與電容開關(guān)電路2的輸出端連接，運(yùn)算放大器電路3的另一輸入端接地；電容開關(guān)電路2的輸入端分別與模擬信號(hào)輸入量Vin和子DAC解碼電路I連接，子DAC解碼電路I與本級(jí)流水線電路中的子ADC電路4的輸出端連接，并通過3個(gè)輸入端分別接收模擬電壓Vrp、Vcm及Vrn，該子ADC電路4的輸入端與模擬信號(hào)輸入量Vin連接。本實(shí)施例中，采樣電容組的數(shù)量為4，且各采樣電容組中采樣電容的數(shù)量分別為
1、2、2和2。具體地，如圖2所示，電容開關(guān)電路2可包括第一采樣電容組21、第二采樣電容組22、第三采樣電容組23和第四采樣電容組24，其中，第一采樣電容組21、第二采樣電容組22、第三采樣電容組23和第四采樣電容組24中采樣電容的數(shù)量分別為1、2、2和2。所述的4個(gè)采樣電容組之間并聯(lián)連接；每個(gè)采樣電容組通過一個(gè)采樣開關(guān)Φ I與模擬信號(hào)輸入量Vin連接，且每個(gè)采樣電容組通過一個(gè)解碼器開關(guān)Φ 2與子DAC解碼電路I的一個(gè)輸出端連接。本實(shí)施例中子DAC解碼電路I的輸出端有4個(gè)，分別是第一輸出端31、第二輸出端32、第三輸出端33和第四輸出端34，該第一輸出端31、第二輸出端32、第三輸出端33和第四輸出端34分別通過解碼器開關(guān)Φ 2與第一采樣電容組21、第二采樣電容組22、第三采樣電容組23和第四采樣電容組24連接。 本實(shí)施例中，如圖2所示，電容開關(guān)電路2中還具有一反饋電容Cf，反饋電容Cf的一端通過采樣開關(guān)Φ I連接在模擬信號(hào)輸入量Vin，并通過反饋開關(guān)(解碼器開關(guān)Φ2)連接運(yùn)算放大器電路3的輸出端，而另一端則連接在運(yùn)算放大器電路3上與電容開關(guān)電路2輸出端連接的輸入端，該反饋電容Cf與采樣電容組形成并聯(lián)連接結(jié)構(gòu)。本實(shí)施例中，通過控制電容開關(guān)電路2中的采樣開關(guān)Φ I和解碼器開關(guān)Φ2，就可以在采樣功能和放大功能之間進(jìn)行功能切換，以實(shí)現(xiàn)對(duì)模擬信號(hào)輸入量Vin進(jìn)行處理，得到該模擬信號(hào)輸入量Vin的余量信號(hào)Vout。具體地，在第一時(shí)鐘內(nèi)，可將電容開關(guān)電路2·切換到采樣功能，此時(shí)，采樣開關(guān)Φ I全部關(guān)閉，解碼器開關(guān)Φ 2全部打開，以使得各采樣電容Cs和反饋電容Cf分別充有模擬信號(hào)輸入量Vin，在此第一時(shí)鐘內(nèi)，模擬信號(hào)輸入量Vin還通過子ADC電路4進(jìn)行量化，經(jīng)過模數(shù)轉(zhuǎn)換，還通過子ADC電路4輸出與模擬信號(hào)輸入量Vin對(duì)應(yīng)的數(shù)字量；在第二時(shí)鐘內(nèi)，可將電容開關(guān)電路2切換到放大功能，此時(shí)，采樣開關(guān)Φ I全部打開，解碼器開關(guān)Φ 2全部關(guān)閉，各采樣電容Cs和反饋電容Cf均保持有模擬信號(hào)輸入量Vin，而子DAC解碼電路I可對(duì)子ADC電路4輸出的數(shù)字量進(jìn)行解碼處理，在子DAC解碼電路I的各輸出端分別輸出Vrp、Vcm或Vrn的模擬信號(hào)，并通過各解碼器開關(guān)Φ 2施加到各米樣電容組中的米樣電容Cs,使得子DAC解碼電路I的各輸出端輸出的模擬信號(hào)在各采樣電容Cs相加后，即為與該數(shù)字量對(duì)應(yīng)的模擬信號(hào)量，其中，Vrp和Vrn為子DAC解碼電路的參考電壓，Vcm是共享電壓,且Vcm = (Vrp+Vrn)/2。本領(lǐng)域技術(shù)人員可以理解,上述的子DAC解碼電路I的各輸出端輸出的模擬信號(hào)在各采樣電容Cs相加后，得到的與該數(shù)字量對(duì)應(yīng)的模擬信號(hào)量即為對(duì)該數(shù)字量進(jìn)行數(shù)模轉(zhuǎn)換后的模擬信號(hào)量，這里的子DAC解碼電路I、解碼器開關(guān)Φ 2和采樣電容Cs可實(shí)現(xiàn)如圖IA所示的子DAC電路，進(jìn)行數(shù)模轉(zhuǎn)換。本實(shí)施例中，子DAC解碼電路I可對(duì)輸入端輸入的數(shù)字量進(jìn)行解碼，以控制子DAC解碼器的各輸出端輸出的模擬信號(hào)量是Vrp、Vrn或Vcm，確保各輸出端輸出的模擬信號(hào)經(jīng)過在采樣電容Cs相加后，可得到與輸入的數(shù)字量對(duì)應(yīng)的模擬信號(hào)量。具體地，對(duì)于
3.5bits的MDAC來(lái)說，其輸入輸出方程式可表示為Vout = 8Vin+(_7 +7)*Vr，其中，Vr=Vrp-Vrn，通過控制子DAC解碼器的各輸出端輸出的模擬信號(hào)量，就可以通過圖2所示電容開關(guān)電路得到(8Vin-7Vr) (8Vin+7Vr)之間任一數(shù)值的輸出Vout，_7Vr 7Vr就是對(duì)應(yīng)于子DAC解碼電路I的輸入端輸入的數(shù)字量，每一個(gè)輸入的數(shù)字量經(jīng)過解碼并控制各輸出端輸出的模擬信號(hào)，并在各采樣電容Cs相加后即可得到與輸入的數(shù)字量對(duì)應(yīng)的模擬信號(hào)量。具體地，可通過以下方式來(lái)實(shí)現(xiàn)上述方程式中的_7Vr +7Vr Vout = 8Vin-7*Vr，其中，_7 = -1-2-2-2 ；Vout = 8Vin_6*Vr，其中，_6 = 0~2~2~2 ；
Vout = 8Vin-5*Vr，其中，~5 = +1-2_2_2，或者 ~5 = I+0-2-2 ；Vout = 8Vin_4*Vr,其中，_4 = 0+0-2-2 ；Vout = 8Vin-3*Vr,其中，_3 = -1+2-2-2，或者，_3 = +1+0-2-2,或者，-3=-1+0+0-2 ；Vout = 8Vin_2*Vr，其中，_2 = 0+0+0-2 ；Vout = 8Vin-l*Vr，其中，-I = -1+0+0+0，或者，-I = -1+2-2+0 ；Vout = 8Vin+0*Vr,其中，O = 0+0+0+0。
·
其中，-I表示采樣電容組具有I個(gè)采樣電容Cs，且通過解碼器開關(guān)連接的子DAC解碼電路的輸出端輸出的模擬信號(hào)為Vrp ；+1表不米樣電容組具有I個(gè)米樣電容Cs,且通過解碼器開關(guān)連接的子DAC解碼電路的輸出端輸出的模擬信號(hào)為Vrn ；-2表示采樣電容組中采樣電容Cs有2個(gè)，且通過解碼器開關(guān)連接的子DAC解碼電路的輸出端輸出的模擬信號(hào)為Vrp ;0表示采樣電容組通過解碼器開關(guān)連接的子DAC解碼電路的輸出端輸出的模擬信號(hào)為Vcm ；+2表示采樣電容組中的采樣電容Cs有2個(gè)，且通過解碼器開關(guān)連接的子DAC解碼電路的輸出端的模擬信號(hào)為Vrn。而對(duì)于O +7Vr，也可以類似地通過調(diào)整各采樣電容組通過解碼器開關(guān)所連接的模擬信號(hào)電壓來(lái)實(shí)現(xiàn)，例如，將原本通過解碼器開關(guān)連接于模擬信號(hào)Vrp的采樣電容Cs改為通過解碼器開關(guān)連接至模擬信號(hào)為Vrn?？梢钥闯?，子DAC解碼電路I可根據(jù)數(shù)字輸入量，按照上述各方程式，對(duì)輸入的數(shù)字量進(jìn)行解碼，控制子DAC解碼電路I的各輸出端分別輸出相應(yīng)的模擬信號(hào)，以使得該各輸出端的模擬信號(hào)施加到各采樣電容Cs后，相加可得到與該數(shù)字量對(duì)應(yīng)的模擬信號(hào)量，例如，輸入的數(shù)字量為a對(duì)應(yīng)的模擬信號(hào)輸出為_3Vr，對(duì)數(shù)字量a解碼后，即可在子DAC解碼電路I的第一輸出端31、第二輸出端32、第三輸出端33和第四輸出端34分別輸出Vrp、Vrn、Vrp和Vrp的模擬信號(hào)，如此，各輸出端通過解碼器開關(guān)Φ 2而施加到各采樣電容Cs后，在各采樣電容Cs疊加就可得到_3Vr的模擬信號(hào)量，此時(shí)與各采樣電容與保持的模擬信號(hào)輸入量Vin相加，就可得到Vout = 8Vin_3*Vr。本實(shí)施例中，子DAC解碼電路I通過各種邏輯開關(guān)電路來(lái)實(shí)現(xiàn)的解碼電路，可對(duì)輸入的數(shù)字量進(jìn)行解碼，以輸出相應(yīng)的模擬信號(hào)，具體地，子DAC解碼電路可按照上述_7Vr +7Vr的實(shí)現(xiàn)方式，對(duì)輸入的數(shù)字量進(jìn)行解碼，以控制子DAC解碼電路I的各輸出端分別輸出Vrp、Vrn或Vcm模擬信號(hào)，使得各輸出端輸出的模擬信號(hào)相加后得到與輸入的數(shù)字量對(duì)應(yīng)的模擬信號(hào)量，其具體實(shí)現(xiàn)過程與普通的解碼器電路相同或類似。綜上，本發(fā)明實(shí)施例提供的MDAC，通過將采樣電容分組，每個(gè)采樣電容組僅需要連接有I個(gè)采樣開關(guān)和I個(gè)解碼開關(guān)，相對(duì)于傳統(tǒng)3. 5bits的MDAC，采樣開關(guān)的數(shù)量可由8個(gè)減少到5個(gè)，解碼器開關(guān)的數(shù)量可由7個(gè)減少到4個(gè)，從而可減少M(fèi)DAC中開關(guān)的總數(shù)量，減少M(fèi)DAC中開關(guān)占用的電路面積。實(shí)施例三圖3為本發(fā)明實(shí)施例二提供的3. 5bits的MDAC電路結(jié)構(gòu)示意圖。與上述圖2所示實(shí)施例技術(shù)方案不同的是，本實(shí)施例中，每個(gè)采樣電容組的數(shù)量分別為1、1、2和3，其同樣可達(dá)到相同的效果，具體地，如圖3所示，該MDAC的電熔開關(guān)電路2 ’中，第一采樣電容組21’、第二采樣電容組22’、第三采樣電容組23’和第四采樣電容組24’中采樣電容的數(shù)量分別是1、1、2和3，此時(shí)，MDAC的輸入輸出方程式可表示如下
Vout = 8Vin_7*Vr，其中，_7 = -1-1-2-3 ；Vout = 8Vin_6*Vr，其中，_6 = 0-1-2-3 ；Vout = 8Vin_5*Vr,其中，-5 = -1-1-0-3,或者，-5 = -1+1-2-3,或者，-5 =0+0-2-3 ；Vout = 8Vin_4*Vr,其中，-4 = -1+0+0-3,或者，_4 = -1-1-2+0,或者，-4 =+1+0-2-3 ；Vout = 8Vin-3*Vr,其中，_3 = -1+0-2+0，或者，_3 = +0+0+0-3,或者，-3=_1_1+2_3,或者，~3 = +1+1-2~3 ；Vout = 8Vin_2*Vr,其中，_2 = -1-1+0+0,或者，_2 = +1-1-2+0,或者，-I =+1+0+0-3 ；Vout = 8Vin_l*Vr,其中，-I = -1+0+0+0,或者，-I = -1+2-2+0,或者，-I =+1+0_2+0，或者，~1 = +1_1+2_3ο其中，-3表示采樣電容組具有3個(gè)采樣電容Cs，且通過解碼器開關(guān)連接的子DAC解碼電路的輸出端輸出的模擬信號(hào)為Vrp。本實(shí)施例中，子DAC解碼電路I可基于上述方程式，對(duì)輸入的數(shù)字量進(jìn)行解碼，以控制該子DAC解碼電路I的四個(gè)輸出端分別輸出所需的模擬信號(hào)，使得四個(gè)輸出端輸出的模擬信號(hào)在施加到各采樣電容Cs后，相加可得到與輸入的數(shù)字量對(duì)應(yīng)的模擬信號(hào)量，從而可與采樣電容Cs上保持的模擬信號(hào)輸入量Vin進(jìn)行相加，以得到該模擬信號(hào)輸入量Vin的 余量信號(hào)。實(shí)施例三圖4為本發(fā)明實(shí)施例三提供的3. 5bits的MDAC電路結(jié)構(gòu)示意圖。與上述圖2所示實(shí)施例技術(shù)方案不同的是，本實(shí)施例中采樣電容組的數(shù)量為3個(gè)，且各采樣電容組中采樣電容Cs的數(shù)量分別為1、2和4，使得采樣開關(guān)僅需要4個(gè)，解碼器開關(guān)僅需要3個(gè)。具體地,如圖4所示，本實(shí)施例MDAC的電容開關(guān)電路2”包括第五采樣電容組25、第六采樣電容組26和第七采樣電容組27，其中，第五采樣電容組25、第六采樣電容組26和第七采樣電容組27中采樣電容的數(shù)量分別為1、2和4，相應(yīng)的，子DAC解碼器電路3的輸出端有3個(gè)，分別為第五輸出端35、第六輸出端36和第七輸出端37,該第五輸出端35、第六輸出端36和第七輸出端37分別通過解碼器開關(guān)Φ 2與第五采樣電容組25、第六采樣電容組26和第七采樣電容組27連接。本實(shí)施例中，MDAC的輸入輸出方程式可表不如下Vout = 8Vin_7*Vr,其中，_7 = -1-2-4 ；Vout = 8Vin_6*Vr，其中，_6 = +0-2-4 ；Vout = 8Vin_5*Vr,其中，_5 = -1+0-4,或者，_5 = +1-2-4 ；Vout = 8Vin_4*Vr,其中，_4 = 0+0-4 ；Vout = 8Vin-3*Vr，其中，-3 = -1-2+0，或者，-3 = +1+0-4，或者，-3 = -1+2-4 ；Vout = 8Vin-2*Vr，其中，_2 = 0-2+0，或者，_2 = 0+2-4 ；Vout = 8Vin_l*Vr,其中，-I = -1+0+0,或者，-I = +1+2-4。其中，-4表示采樣電容組具有4個(gè)采樣電容Cs，且通過解碼器開關(guān)連接的子DAC解碼電路的輸出端輸出的模擬信號(hào)為Vrp。
本實(shí)施例中，子DAC解碼電路I可基于上述方程式，對(duì)輸入的數(shù)字量進(jìn)行解碼，以控制該子DAC解碼電路I的三個(gè)輸出端分別輸出所需的模擬信號(hào)，使得四個(gè)輸出端輸出的模擬信號(hào)在施加到各采樣電容Cs后，相加可得到與輸入的數(shù)字量對(duì)應(yīng)的模擬信號(hào)量，從而可與采樣電容Cs上保持的模擬信號(hào)輸入量Vin進(jìn)行相加，以得到該該模擬信號(hào)輸入量Vin的余量信號(hào)。實(shí)施例四圖5為本發(fā)明實(shí)施例四提供的3. 5bits的MDAC電路結(jié)構(gòu)示意圖。與上述圖4所示實(shí)施例技術(shù)方案不同的是，本實(shí)施例中，每個(gè)采樣電容組的數(shù)量分別為1、3和3，其同樣可達(dá)到相同的效果，具體地，如圖5所示，該MDAC的電熔開關(guān)電路2’”中，第五采樣電容組25’、第六采樣電容組26’和第七采樣電容組27’中采樣電容的數(shù)量分別是1、3和3，此時(shí)， MDAC的輸入輸出方程式可表不如下Vout = 8Vin_7*Vr，其中，_7 = -1-3-3 ；Vout = 8Vin_6*Vr，其中，_6 = +0-3-3 ；Vout = 8Vin_5*Vr，其中，_5 = +1-3-3 ；Vout = 8Vin_4*Vr，其中，_4 = -1+0-3 ；Vout = 8Vin_3*Vr，其中，_3 = 0+0-3 ；Vout = 8Vin_2*Vr，其中，_2 = +1-3+0 ；Vout = 8Vin_l*Vr，其中，-I = -1+0+0，或者，-I = -1+3-3。其中，+3表示采樣電容組具有3個(gè)采樣電容Cs，且通過解碼器開關(guān)連接的子DAC解碼電路的輸出端輸出的模擬信號(hào)為Vrn。本實(shí)施例中，子DAC解碼電路I可基于上述方程式，對(duì)輸入的數(shù)字量進(jìn)行解碼，以控制該子DAC解碼電路I的三個(gè)輸出端分別輸出所需的模擬信號(hào)，使得四個(gè)輸出端輸出的模擬信號(hào)在施加到各采樣電容Cs后，相加可得到與輸入的數(shù)字量對(duì)應(yīng)的模擬信號(hào)量，從而可與采樣電容Cs上保持的模擬信號(hào)輸入量Vin進(jìn)行相加，以得到該該模擬信號(hào)輸入量Vin的余量信號(hào)。本領(lǐng)域技術(shù)人員可以理解，實(shí)際應(yīng)用中可根據(jù)需要，對(duì)采樣電容進(jìn)行合適的分組，使得每個(gè)采樣電容組僅需要連接一個(gè)采樣開關(guān)和一個(gè)解碼器開關(guān)；同時(shí)，對(duì)子DAC解碼器電路的輸出進(jìn)行控制，以使得各子DAC解碼器電路的各輸出端通過解碼器開關(guān)施加到各采樣電容后，相加可得到與該子DAC解碼器電路的輸入端輸入的數(shù)字量對(duì)應(yīng)的模擬信號(hào)量即可。本領(lǐng)域技術(shù)人員可以理解，對(duì)于其他精度等級(jí)的流水線電路，例如4. 5bits、
5.5bits等更高精度等級(jí)的MDAC，精度等級(jí)越高的MDAC，相對(duì)于傳統(tǒng)MDAC結(jié)構(gòu)中每個(gè)采樣電容均需要連接I個(gè)采樣開關(guān)和I個(gè)解碼器開關(guān)而言，可節(jié)省更多的開關(guān)，從而可有效減少M(fèi)DAC中開關(guān)占用的電路面積，其具體實(shí)現(xiàn)與3. 5bits的MDAC具有類似的結(jié)構(gòu)。同時(shí)，本發(fā)明實(shí)施例MDAC可以是單端(single-end)的MDAC,也可是差分(differential-end)的MDAC。此外，本發(fā)明實(shí)施例還提供這一種流水線ADC，該流水線ADC包括相互串聯(lián)連接的多級(jí)流水線電路，整體結(jié)構(gòu)可參見圖IA所示，其中各級(jí)流水線電路均包括子模數(shù)轉(zhuǎn)換器和乘法數(shù)模轉(zhuǎn)換器，其中，所述乘法數(shù)模轉(zhuǎn)換器為采用上述本發(fā)明實(shí)施例提供的乘法數(shù)模轉(zhuǎn)換器，具體結(jié)構(gòu)可參見上述本發(fā)明乘法數(shù)模轉(zhuǎn)換器的說明，在此不再贅述。
最后應(yīng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范
圍?！?br> 權(quán)利要求
1.一種乘法數(shù)模轉(zhuǎn)換器，應(yīng)用于流水線模數(shù)轉(zhuǎn)換器中的流水線電路中，所述乘法數(shù)模轉(zhuǎn)換器包括 子數(shù)模轉(zhuǎn)換器解碼電路、電容開關(guān)電路和運(yùn)算放大器電路，所述電容開關(guān)電路的輸出端與所述運(yùn)算放大器電路的輸入端連接，所述電容開關(guān)電路的輸入端分別與所述子數(shù)模轉(zhuǎn)換器解碼電路的輸出端以及所述流水線電路的模擬信號(hào)輸入量連接； 其特征在于，所述電容開關(guān)電路包括 至少2個(gè)并聯(lián)連接的采樣電容組，至少I個(gè)采樣電容組中采樣電容的數(shù)量大于或等于.2，且各采樣電容組中的采樣電容并聯(lián)連接； 各采樣電容組分別通過采樣開關(guān)連接所述模擬信號(hào)輸入量； 各采樣電容組分別通過解碼器開關(guān)連接至所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端； 所述子數(shù)模轉(zhuǎn)換器解碼電路用于對(duì)輸入的數(shù)字量進(jìn)行解碼，在所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端輸出相應(yīng)的模擬信號(hào)，以使得所述相應(yīng)的模擬信號(hào)經(jīng)過解碼器開關(guān)施加到各采樣電容組后，相加得到與所述數(shù)字量對(duì)應(yīng)的模擬信號(hào)量； 所述數(shù)字量為所述流水線電路中的子模數(shù)轉(zhuǎn)換器對(duì)所述模擬信號(hào)輸入量量化處理后得到的數(shù)字量。
2.根據(jù)權(quán)利要求I所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述乘法數(shù)模轉(zhuǎn)換器的精度為3. 5位； 所述采樣電容組的數(shù)量為4個(gè)，且每個(gè)采樣電容組中采樣電容的數(shù)量分別為1、2、2和2 ； 所述子數(shù)模轉(zhuǎn)換器解碼電路具有與各采樣電容組對(duì)應(yīng)的4個(gè)輸出端。
3.根據(jù)權(quán)利要求I所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述乘法數(shù)模轉(zhuǎn)換器的精度為3. 5位； 所述采樣電容組的數(shù)量為4個(gè)，且每個(gè)采樣電容組中采樣電容的數(shù)量分別為1、1、2和3 ； 所述子數(shù)模轉(zhuǎn)換器解碼電路具有與各采樣電容組對(duì)應(yīng)的4個(gè)輸出端。
4.根據(jù)權(quán)利要求I所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述乘法數(shù)模轉(zhuǎn)換器的精度為3. 5位； 所述采樣電容組的數(shù)量為3個(gè)，且每個(gè)采樣電容組中采樣電容的數(shù)量分別為1、2和4 ; 所述子數(shù)模轉(zhuǎn)換器解碼電路具有與各采樣電容組對(duì)應(yīng)的3個(gè)輸出端。
5.根據(jù)權(quán)利要求I所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述乘法數(shù)模轉(zhuǎn)換器的精度為3. 5位； 所述采樣電容組的數(shù)量為3個(gè)，且每個(gè)采樣電容中采樣電容的數(shù)量分別為1、3和3 ； 所述子數(shù)模轉(zhuǎn)換器解碼電路具有與各采樣電容組對(duì)應(yīng)的3個(gè)輸出端。
6.一種流水線模數(shù)轉(zhuǎn)換器，包括相互串聯(lián)連接的多級(jí)流水線電路，所述流水線電路包括子模數(shù)轉(zhuǎn)換器和乘法數(shù)模轉(zhuǎn)換器，所述乘法數(shù)模轉(zhuǎn)換器包括 子數(shù)模轉(zhuǎn)換器解碼電路、電容開關(guān)電路和運(yùn)算放大器電路，所述電容開關(guān)電路的輸出端與所述運(yùn)算放大器電路的輸入端連接，所述電容開關(guān)電路的輸入端分別與所述子數(shù)模轉(zhuǎn)換器解碼電路的輸出端以及所述流水線電路的模擬信號(hào)輸入量連接； 其特征在于，所述電容開關(guān)電路包括至少2個(gè)并聯(lián)連接的采樣電容組，至少I個(gè)采樣電容組中采樣電容的數(shù)量大于或等于·2，且各采樣電容組中的采樣電容并聯(lián)連接； 各采樣電容組分別通過采樣開關(guān)連接所述模擬信號(hào)輸入量； 各采樣電容組分別通過解碼器開關(guān)連接至所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端； 所述子數(shù)模轉(zhuǎn)換器解碼電路用于對(duì)輸入的數(shù)字量進(jìn)行解碼，在所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端輸出相應(yīng)的模擬信號(hào)，以使得所述相應(yīng)的模擬信號(hào)經(jīng)過解碼器開關(guān)施加到各采樣電容組后，相加得到與所述數(shù)字量對(duì)應(yīng)的模擬信號(hào)量； 所述數(shù)字量為所述子模數(shù)轉(zhuǎn)換器對(duì)所述模擬信號(hào)輸入量量化處理后得到的數(shù)字量。
7.根據(jù)權(quán)利要求6所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述乘法數(shù)模轉(zhuǎn)換器的精度為3. 5位； 所述采樣電容組的數(shù)量為4個(gè)，且每個(gè)采樣電容組中采樣電容的數(shù)量分別為1、2、2和2； 所述子數(shù)模轉(zhuǎn)換器解碼電路具有與各采樣電容組對(duì)應(yīng)的4個(gè)輸出端。
8.根據(jù)權(quán)利要求6所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述乘法數(shù)模轉(zhuǎn)換器的精度為3. 5位； 所述采樣電容組的數(shù)量為4個(gè)，且每個(gè)采樣電容組中采樣電容的數(shù)量分別為1、1、2和3 ； 所述子數(shù)模轉(zhuǎn)換器解碼電路具有與各采樣電容組對(duì)應(yīng)的4個(gè)輸出端。
9.根據(jù)權(quán)利要求6所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述乘法數(shù)模轉(zhuǎn)換器的精度為3. 5位； 所述采樣電容組的數(shù)量為3個(gè)，且每個(gè)采樣電容組中采樣電容的數(shù)量分別為1、2和4 ; 所述子數(shù)模轉(zhuǎn)換器解碼電路具有與各采樣電容組對(duì)應(yīng)的3個(gè)輸出端。
10.根據(jù)權(quán)利要求6所述的乘法數(shù)模轉(zhuǎn)換器，其特征在于，所述乘法數(shù)模轉(zhuǎn)換器的精度為3. 5位； 所述采樣電容組的數(shù)量為3個(gè)，且每個(gè)采樣電容中采樣電容的數(shù)量分別為1、3和3 ； 所述子數(shù)模轉(zhuǎn)換器解碼電路具有與各采樣電容組對(duì)應(yīng)的3個(gè)輸出端。
全文摘要
本發(fā)明提供一種乘法數(shù)模轉(zhuǎn)換器以及流水線模數(shù)轉(zhuǎn)換器。所述乘法數(shù)模轉(zhuǎn)換器包括子數(shù)模轉(zhuǎn)換器解碼電路、電容開關(guān)電路和運(yùn)算放大器電路。電容開關(guān)電路包括至少2個(gè)并聯(lián)連接的采樣電容組，且至少1個(gè)采樣電容組中采樣電容的數(shù)量大于或等于2；各采樣電容組分別通過采樣開關(guān)連接所述模擬信號(hào)輸入量以及分別通過解碼器開關(guān)連接至所述子數(shù)模轉(zhuǎn)換器解碼電路的各輸出端；子數(shù)模轉(zhuǎn)換器解碼電路用于對(duì)輸入的數(shù)字量進(jìn)行解碼，并在其各輸出端輸出相應(yīng)的模擬信號(hào)，以使得所述相應(yīng)的模擬信號(hào)施加到各采樣電容組后相加可得到與所述數(shù)字量對(duì)應(yīng)的模擬信號(hào)量。本發(fā)明技術(shù)方案可有效減少乘法數(shù)模轉(zhuǎn)換器中開關(guān)的數(shù)量，從而減少開關(guān)占用的電路面積。
文檔編號(hào)H03M1/66GK102916701SQ20121001929
公開日2013年2月6日 申請(qǐng)日期2012年1月20日 優(yōu)先權(quán)日2011年8月5日
發(fā)明者劉聰, 周煜凱 申請(qǐng)人:聯(lián)發(fā)科技(新加坡)私人有限公司