專利名稱：包括多電源電壓檢測的集成電路器件以及相關(guān)系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明構(gòu)思的實施例涉及集成電路器件，更具體地，涉及包括電源檢測的集成電路器件以及相關(guān)的系統(tǒng)和方法。
背景技術(shù)：
近來，由于片上系統(tǒng)(system on chip, SoC)技術(shù)的復(fù)雜度的增加，SoC芯片中集成的多個功能元件之間的通信和/或多個SoC芯片之間通過系統(tǒng)總線的通信也隨之增加。實施在相互通信的多個芯片中的每個芯片中的輸入/輸出電路的規(guī)格可能出現(xiàn)偏差。因此，在SoC系統(tǒng)的配置中，減少多個芯片之間影響的輸入輸出接ロ方案可能越來越重要。

發(fā)明內(nèi)容
本發(fā)明構(gòu)思可以提供半導(dǎo)體集成電路器件，其檢測在斷電(power off)狀態(tài)、上電(power up)操作或掉電(power down)操作期間供給核心邏輯的電壓電平,并根據(jù)檢測結(jié)果控制實施在輸入/輸出塊中的輸入/輸出墊(pad)的狀態(tài)。此外還可以提供相關(guān)操作方法和/或包括這樣的半導(dǎo)體器件的系統(tǒng)。根據(jù)ー些實施例，ー種片上系統(tǒng)(SoC)可以包括邏輯電路、多個輸入/輸出墊、多個輸入/輸出電路和電壓檢測電路。多個輸入/輸出電路可以電耦接在邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間，并且該電壓檢測電路可以耦接到所述多個輸入/輸出電路。電壓檢測電路可以被配置成在所述多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)(on-state)電壓電平。根據(jù)其它一些實施例，ー種片上系統(tǒng)(SoC)可以包括內(nèi)部功率管理電路、邏輯電路、第一組多個輸入/輸出墊和第二組多個輸入/輸出墊、以及第一電壓檢測電路和第二電壓檢測電路。內(nèi)部功率管理電路可以被配置成接收來自電子器件外部的第一電源電壓和第二電源電壓，并控制第一電源電壓和第二電源電壓的分配。所述第一組多個輸入/輸出電路可以電耦接在邏輯電路和所述第一組多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間。所述第一電壓檢測電路可以耦接到所述第一組多個輸入/輸出電路，該第一電壓檢測電路被配置成在所述第一組多個輸入/輸出電路檢測來自內(nèi)部功率管理電路的第一電源電壓和第二電源電壓，該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓電平。所述第ー組多個輸入/輸出電路可以被配置成，響應(yīng)于第一電壓檢測電路在所述第一組多個輸入/輸出電路檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第ニ閾值的電平中的至少ー個而被設(shè)置為第一狀態(tài)。所述第一組多個輸入/輸出電路可以被配置成，響應(yīng)于第一電壓檢測器在所述第一組多個輸入/輸出電路檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平而被設(shè)置為第ニ狀態(tài)，以便允許在邏輯電路和所述第一組多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。所述第二組多個輸入/輸出電路可以電耦接在邏輯電路和所述第二組多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間。第二電壓檢測電路可以耦接到所述第二組多個輸入/輸出電路，該第二電壓檢測電路被配置成在所述第二組多個輸入/輸出電路檢測來自內(nèi)部功率管理電路的第一電源電壓和第二電源電壓。所述第二組多個輸入/輸出電路可以被配置成，響應(yīng)于第二電壓檢測電路在所述第二組多個輸入/輸出電路處檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平中的至少一個而被設(shè)置為第一狀態(tài)。所述第二組多個輸入/輸出電路可以被配置成，響應(yīng)于第二電壓檢測電路在所述第二組多個輸入/輸出電路處檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平而被設(shè)置為第二狀態(tài)，以便允許在邏輯電路和所述多個第二組輸入/輸出墊中相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。根據(jù)其他實施例，可以提供操作電子器件的方法，該電子器件包括電耦接在該電子器件的邏輯電路和相應(yīng)的輸入/輸出墊之間的多個輸入/輸出電路。可以在所述多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓電平。響應(yīng)于檢測到第一電源電壓處于小于第一閾值的電平和/或檢測到第二電源電壓處于小于第二閾值的電平中的至少ー個，可以將所述多個輸入/輸出電路設(shè)置為第一狀態(tài)。響應(yīng)于檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平，可以將所述多個輸入/輸出電路設(shè)置為第二狀態(tài)，以便允許在邏輯電路和相應(yīng)的輸入/輸出墊之間通過所述多個輸入/輸出電路進(jìn)行數(shù)據(jù)通信。根據(jù)其他實施例，一種電子系統(tǒng)可以包括電路板、在電路板上的功率管理電路、和在電路板上的電子器件。電路板可以包括具有多個傳導(dǎo)總線線路的通信總線。功率管理電路可以被配置成提供第一電源電壓和第二電源電壓，該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓。該電子器件可以被配置成接收來自功率管理電路的第一電源電壓和第二電源電壓，并且該電子器件可以包括邏輯電路、多個輸入/輸出墊、多個輸入/輸出電路和電壓檢測電路。所述多個輸入/輸出墊可以電耦接到所述傳導(dǎo)總線線路中相應(yīng)的傳導(dǎo)總線線路，并且所述多個輸入/輸出電路可以電耦接在邏輯電路和所述輸入/輸出墊中相應(yīng)的輸入/輸出墊之間。電壓檢測電路可以耦接到所述多個輸入/輸出電路，所述電壓檢測電路被配置成，在所述多個輸入/輸出電路檢測第一和第二不同的電源電壓。根據(jù)另外的實施例，一種片上系統(tǒng)可以包括邏輯電路、多個輸入/輸出電路和電壓檢測電路。所述多個輸入/輸出電路可以電耦接在邏輯電路和相應(yīng)的多個輸入輸出墊之間，并且所述電壓檢測電路可以耦接到所述多個輸入/輸出電路，該電壓檢測電路被配置 成檢測具有不同的接通狀態(tài)電壓電平的第一電源電壓和第二電源電壓。所述多個輸入/輸出電路可以被配置成，響應(yīng)于電壓檢測電路檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平中的至少ー個而被設(shè)置為高阻抗?fàn)顟B(tài)。所述多個輸入/輸出電路可以被配置成，響應(yīng)于電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平而允許在邏輯電路和相應(yīng)的輸入輸出墊之間進(jìn)行數(shù)據(jù)通信。根據(jù)其他實施例，一種電子器件可以包括邏輯電路、多個輸入/輸出墊、多個輸入/輸出電路和電壓檢測電路。所述多個輸入/輸出電路可以電耦接在邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間。該電壓檢測電路可以I禹接到多個輸入/輸出電路，該電壓檢測電路被配置成在所述多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓電平。所述多個輸入/輸出電路可以被配置成，響應(yīng)于電壓檢測電路檢測到第一電源電壓處于小于第一閾值的電平和/或第ニ電源電壓處于小于第二閾值的電平、和/或外部復(fù)位信號中的至少ー個而被設(shè)置為第一狀態(tài)。所述多個輸入/輸出電路還可以被配置成，響應(yīng)于電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平并且檢測到?jīng)]有外部復(fù)位信號，而允許在邏輯電路和相應(yīng)的輸入輸出墊之間進(jìn)行數(shù)據(jù)通信。根據(jù)其他實施例，一種電子器件可以包括邏輯電路、多個輸入/輸出墊、多個輸入 /輸出電路以及第一電壓檢測電路和第二電壓檢測電路。所述多個輸入/輸出電路可以電耦接在邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間，所述多個輸入輸出電路被配置成使用第一電源電壓和第二電源電壓操作，該第一電源電壓的接通狀態(tài)電壓電平小于第二電源電壓的接通狀態(tài)電壓電平。該第一電壓檢測電路可以被配置成響應(yīng)于大于第一閾值的第一電源電壓并且響應(yīng)于大于第二閾值的第二電源電壓生成第一使能信號，并且響應(yīng)于小于第一閾值的第一電源電壓和/或小于第二閾值的第二電源電壓生成第一禁止信號。該第二電壓檢測電路可以被配置成響應(yīng)于第二電源電壓大于第二閾值、不考慮第ー電源電壓而生成第二使能信號，并且響應(yīng)于第二電源電壓小于第二閾值、不考慮第一電源電壓而生成第二禁止信號。所述多個輸入/輸出電路可以被配置成，響應(yīng)于第一電壓檢測電路生成第一禁止信號和/或響應(yīng)于第二電壓檢測電路生成第二禁止信號而被設(shè)置為第一狀態(tài)。此外，所述多個輸入/輸出電路可以被配置成，響應(yīng)于第一電壓檢測電路生成第一使能信號并且響應(yīng)于第二電壓檢測電路生成第二使能信號而被設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。


從以下結(jié)合附圖對實施例的描述，本發(fā)明構(gòu)思的這些和/或其他方面及優(yōu)點將變得清楚和更加容易理解。附圖中，圖IA是根據(jù)本發(fā)明構(gòu)思的示例實施例的系統(tǒng)的框圖；圖IB是圖示包括圖IA中圖示的半導(dǎo)體集成電路SOC器件的封裝的平面圖；圖2A是圖IA中圖示的半導(dǎo)體集成電路器件的框圖；圖2B是包括圖2A中圖示的半導(dǎo)體集成電路器件的封裝的示意圖；圖3是圖2A中圖示的輸入/輸出塊的示意框圖；圖4是圖示圖3中圖示的單元輸入/輸出電路的示例實施例的框圖；圖5是圖示圖3中圖示的單元輸入/輸出電路的另一個示例實施例的框圖；圖6是圖示圖3中圖示的單元輸入/輸出電路的再一個示例實施例的框圖；圖7是圖示圖3中圖示的單元輸入/輸出電路的再一個示例實施例的框圖；圖8是圖示圖2A中圖示的電壓檢測電路的示例實施例的框圖9是圖示圖8中圖示的電壓檢測電路的示例實施例的電路圖；圖10是圖示圖8中圖示的電壓檢測電路的另ー個示例實施例的電路圖；圖IlA是圖示圖2A中圖示的電壓檢測電路的另ー個示例實施例的電路圖；圖IlB是圖示圖2A中圖示的電壓檢測電路的再一個示例實施例的電路圖；圖12是圖示圖IlA或圖IlB中圖示的第二電壓檢測電路的實施例的電路圖；圖13A是第一電壓、第二電壓和檢測信號的波形圖的示例實施例；
圖13B是第一電壓、第二電壓和檢測信號的波形圖的另一個示例實施例；圖14是圖示圖2A中圖示的電壓檢測電路的操作的流程圖；圖15是圖示圖2A中圖示的電壓檢測電路的操作的另ー個流程圖；以及圖16是圖示圖IA中圖示的半導(dǎo)體系統(tǒng)的示例實施例例子的框圖。
具體實施例方式通過參考以下的對實施例和附圖的具體描述，本發(fā)明構(gòu)思的優(yōu)點和特征以及實現(xiàn)本發(fā)明構(gòu)思的方法將更加容易理解。然而，本發(fā)明構(gòu)思可以以許多不同的形式來具體實現(xiàn)，不應(yīng)被解釋為局限于此出闡述的實施例。相反地，提供這些實施例是為了使本公開全面和完整，充分向本領(lǐng)域技術(shù)人員傳達(dá)本發(fā)明構(gòu)思，本發(fā)明構(gòu)思的范圍僅僅由權(quán)利要求來限定。在說明書中相似的附圖標(biāo)記始終指代相似的元素。將會理解，當(dāng)一個元件被稱為“連接”或“耦接”到另一元件吋，它可以直接連接或耦接到所述另一元件，或者也可以存在居間的元件。相反，當(dāng)一個元件被稱為“直接連接到”或“直接耦接到”另一元件時，不均在居間的元件。相同的附圖標(biāo)記始終指代相同的元件。此處使用的術(shù)語“和/或”包括相關(guān)列出項目中的任意一個以及其中的ー個或多個的所有組合。將會理解，盡管此處可能使用詞語第一、第二、第三等等來描述不同的元件、組件和/或部分，但這些元件、組件和/或部分不應(yīng)受到這些詞語的限制。這些詞語僅用于將ー個元件、組件或部分與另ー個元件、組件或部分區(qū)分開來。因此，以下討論的第一元件、第一組件或第一部分也可以被稱為第二元件、第二組件或第二部分，這不會超出本發(fā)明構(gòu)思的教導(dǎo)。除非另外定義，否則此處使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)所具有的含義與本發(fā)明構(gòu)思所屬領(lǐng)域的普通技術(shù)人員通常理解的含義相同。還將理解，術(shù)語，如通常使用的詞典中定義的那些術(shù)語，應(yīng)該被解釋為所具有的含義與它們在相關(guān)領(lǐng)域上下文中的含義一致，而不應(yīng)理想化地或過分形式化地對其進(jìn)行解釋，除非此處明確地如此定義。此外，當(dāng)本說明書中使用的術(shù)語未被具體定義時，本說明書中使用的所有這樣的術(shù)語(包括技術(shù)術(shù)語和科學(xué)數(shù)據(jù))均能被本領(lǐng)域技術(shù)人員所理解。此外，當(dāng)詞典中定義的通用術(shù)語未被具體定義時，所述術(shù)語將具有本領(lǐng)域中的通常含義。此處使用的術(shù)語僅僅是為了描述特定實施例，并非意圖限制示例實施例。此處使用的単數(shù)形式“一”、“ー個”意圖也包括復(fù)數(shù)形式，除非上下文明確給出相反指示。還將理解，當(dāng)在本說明書中使用詞語“包括”和/或“包含”時，表明存在所描述的特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加ー個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
在附圖中，圖示的特征可以因例如制造エ藝和/或容差而有所改變。因此，應(yīng)當(dāng)理解，本發(fā)明構(gòu)思的示例實施例不局限于附圖，而是包括因例如制造所導(dǎo)致的特征更改。圖IA是根據(jù)本發(fā)明構(gòu)思的實施例的例子的半導(dǎo)體系統(tǒng)10的框圖。參照圖1A，半導(dǎo)體系統(tǒng)10包括多個半導(dǎo)體集成電路器件20、30和40以及功率管理單元(power managementunit, PMU) 50，其中每個半導(dǎo)體集成電路器件共用總線110，PMU 50向多個半導(dǎo)體器件20、30和40中的每ー個供應(yīng)多個工作電壓，例如第一電壓VDD和第二電壓DVDD。器件20、30和40以及功率管理単元(PMU) 50例如可以安裝在包括總線11的印刷電路板上。如圖13A和13B中圖示的，第一電壓VDD可以具有根據(jù)第一電源時序(powersequence) IPS的電壓波形，第二電壓DVDD可以具有根據(jù)第二電源時序2PS的電壓波形，該第二電源時序2PS不同于第一電源時序IPS。也就是說，第一電壓VDD的斜坡上升時間點T2或Tll不同于第二電壓DVDD的斜坡上升時間點Tl或T12，并且第一電壓VDD的斜坡下 降時間點不同于第二電壓DVDD的斜坡下降時間點。除了第一電壓VDD和第二電壓DVDD之外，功率管理単元50還可以向多個半導(dǎo)體器件20、30和40中的每ー個供應(yīng)至少ー個不同的第三電壓。半導(dǎo)體器件20、30和40中的每ー個可以具體實現(xiàn)為片上系統(tǒng)(SoC)和/或集成電路。此外，系統(tǒng)10可以嵌入到諸如移動電話、智能電話、平板個人計算機(jī)(PC)或個人數(shù)字助理(PDA)的移動通信設(shè)備中。根據(jù)ー些實施例的例子，系統(tǒng)10可以實施在信息技術(shù)(IT)設(shè)備或便攜式電子設(shè)備中。半導(dǎo)體器件20、30和/或40中的每ー個可以通過總線11以及各自的輸入/輸出塊21、31或41相互通信。半導(dǎo)體器件20、30和40中的每ー個可以具體實現(xiàn)為単元芯片。圖I中圖示的半導(dǎo)體器件20、30和40中的每ー個可以包括相應(yīng)的輸入/輸出塊21、31和41中的每ー個，輸入/輸出塊21、31和41被配置成執(zhí)行數(shù)據(jù)輸入和/或輸出操作。半導(dǎo)體器件20、30和40可以具體實現(xiàn)為通過總線11耦接的不同的半導(dǎo)體芯片，或者可以將半導(dǎo)體器件20、30和40全部具體實現(xiàn)在其上具有總線11的同一半導(dǎo)體襯底上。如下面將更詳細(xì)地描述的，半導(dǎo)體器件20、30和40中的每ー個可以包括各自的內(nèi)部功率管理単元(internal power management unit, iPMU) 123、133 和 143,用于控制工作電壓 VDD 和 DVDD向器件20、30和40的元件的內(nèi)部分配。為了減少或最小化半導(dǎo)體系統(tǒng)10的功耗，半導(dǎo)體器件20、30和40中的每ー個均可以獨立地通電(powered on)/斷電(powered off)。換句話說，半導(dǎo)體器件20、30和40中的姆ー個可以分別執(zhí)行上電操作/序列/掉電操作/序列(power up/down operations/sequencesノ。這里，上電操作/序列的意思是使第一電壓VDD和/或第二電壓DVDD斜坡上升(ramp up)以便為之前斷電的半導(dǎo)體器件供電。掉電操作/序列的意思是使第一電壓VDD和/或第二電壓DVDD斜坡下降(ramp down)以使之前通電的半導(dǎo)體器件斷電。功率管理單元50可以控制包括VDD和DVDD在內(nèi)的多個工作電壓中的每ー個的上電和/或掉電操作。此外，功率管理単元50可以選擇性地/単獨地向半導(dǎo)體器件20、30和/或40中的每ー個提供VDD/DVDD。在上電和/或掉電操作期間，半導(dǎo)體器件20、30和40中的每ー個可以檢測第一電壓VDD和/或第二電壓DVDD中的至少ー個的電平，并且可以根據(jù)檢測結(jié)果，控制每個半導(dǎo)體器件20、30和40的輸入/輸出塊21、31和41中的每ー個中所包含的多個輸入/輸出墊中的每個的狀態(tài)。為了方便解釋本發(fā)明構(gòu)思，可以假定多個半導(dǎo)體器件20、30和40當(dāng)中的第二半導(dǎo)體器件30執(zhí)行上電操作和/或斷電操作。然而，本發(fā)明構(gòu)思可以類似地應(yīng)用于半導(dǎo)體器件20和/或40。在通電狀態(tài)，(多個半導(dǎo)體器件20、30和40當(dāng)中的)半導(dǎo)體器件20和40可以通過總線11通信，和/或可以執(zhí)行信號接ロ。這里，在半導(dǎo)體器件20和40之間發(fā)送與接收的信號可能受到第二半導(dǎo)體器件30的輸入/輸出塊31中包含的多個墊中每個墊的狀態(tài)的影響。因此，本發(fā)明構(gòu)思可以提供ー種方案，該方案可以控制第二半導(dǎo)體器件30的輸入 /輸出塊31中包含的多個墊中每個墊的狀態(tài)，使其處于所請求的狀態(tài)(例如，高阻抗?fàn)顟B(tài)、高電壓電平狀態(tài)或低電平電壓狀態(tài))，從而即使對第二半導(dǎo)體器件30執(zhí)行上電操作或斷電操作，該操作也可以不顯著影響在其他半導(dǎo)體器件20和40之間發(fā)送或接收的信號。圖IB是包括圖IA中圖示的半導(dǎo)體器件20、30或40的封裝的平面圖。參照圖IA和圖1B，半導(dǎo)體器件20、30或40可以使用封裝IOa來封裝。封裝IOa包括以SoC形式和/或集成電路形式實現(xiàn)的半導(dǎo)體器件20、30或40、多個電連接部件(例如，多條焊接線10-1)、以及多個輸入/輸出管腳10-2。半導(dǎo)體系統(tǒng)10的輸入/輸出塊21、31和41中的每ー個通過多條焊接線10-1連接到多個輸入/輸出管腳10-2。封裝IOa可以具體實現(xiàn)為層疊封裝(Package On Package,PoP)、球柵陣列(BallGrid Array,BGA)、芯片級封裝(Chip Scale Package,CSP)、塑料帶引線芯片載體(PlasticLeaded Chip Carrier, PLCC)、塑料雙列直插封裝(Plastic Dual In-Line Package, F1DIP)、疊片內(nèi)裸片封裝(Die in Waffle Pack)、板上芯片(Chip On Board，COB)、陶瓷雙列直插式封裝(CERamic Dual In-Line Package, CERDIP)、塑料標(biāo)準(zhǔn)四邊扁平封裝(PlasticMetric Quad Flat Pack, MQFP)、薄型四邊扁平封裝(Thin Quad FlatPack, TQFP)、小外型集成電路(Small Outline Integrated Circuit,SOIC)、縮小型小外型封裝(Shrink SmallOutline Package, SS0P)、薄型小外型封裝(Thin Small Outline Package, TS0P)、系統(tǒng)級封裝(System In Package, SIP)、多芯片封裝(Multi-Chip Package, MCP)、晶片級結(jié)構(gòu)封裝(Wafer-level Fabricated Package, WFP)和 / 或晶片級處理堆疊封裝(Wafer-levelProcessed Stack Package, WSP)。圖2A是圖IA中圖示的半導(dǎo)體器件30的框圖。參照圖IA和圖2A，半導(dǎo)體器件30可以包括邏輯電路，如使用第一電壓VDD作為工作電壓的核心邏輯43，以及多個輸入/輸出塊10 BLOCK A到10 BLOCK D。多個輸入/輸出塊10 BLOCK A到10 BLOCK D中的每ー個使用第二電壓DVDD作為工作電壓。例如，如圖13A和13B中所示，第二電壓DVDD的最高電平可以被設(shè)置為高于第一電壓VDD的最高電平。盡管不是必需的，但內(nèi)部功率管理単元(iPMU) 133可以單獨地控制電源電壓VDD和DVDD向10塊A到D的分配。換句話說，內(nèi)部功率管理單元133可以單獨地/選擇性地向10塊A到D提供VDD和DVDD。核心邏輯43至少可以生成輸入/輸出控制信號，用于控制多個輸入/輸出塊10BLOCK A到10 BLOCK D的每個的用途。這里，“用途”的意思是，輸入/輸出塊被用作將通過總線11輸入的數(shù)據(jù)傳送到核心邏輯43的輸入塊，或者被用作將從核心邏輯43輸出的數(shù)據(jù)傳送到總線11的輸出塊?？梢元毩⒖刂贫鄠€輸入/輸出塊IO BLOCK A到IO BLOCK D的用途。多個輸入/輸出塊IO BLOCKA到IO BLOCK D中的每ー個可以包括多個單元輸入/輸出電路，例如41_1到41-n(其中n是自然數(shù))，以及電壓檢測電路(VDC)45。根據(jù)示例實施例，VDC 45可以被實現(xiàn)為位于多個輸入/輸出塊IO BLOCKA到IO BLOCK D中每個的邊緣、位于多個單元輸入/輸出電路(例如41-1到41-n)之間，或者位于中心處。如圖3中所示，多個單元輸入/輸出電路，例如41-1到41-n，中的每ー個包括墊控 制電路60-1到60-n以及輸入/輸出墊62-1到62_n。VDC 45生成檢測信號0UTA，用于控制多個單兀輸入/輸出電路中姆ー個所包含的輸入/輸出墊的狀態(tài)。為了解釋方便，圖2A中圖示的輸入/輸出塊41被假設(shè)作為圖IA中圖示的輸入/輸出塊31的例子。電壓檢測電路(VDC)45的布局長度H可以被具體實現(xiàn)與多個單元輸入/輸出電路41-1到41-n中每ー個的布局長度H相同。這里，“相同”的意思當(dāng)然是在可接受誤差范圍內(nèi)基本相等。因此，電壓檢測電路的長度可以與輸入/輸出塊中的每ー個的長度相問。圖2B示意性地圖示了包括圖2A中圖示的半導(dǎo)體器件30的封裝。參照圖1A、圖2A和圖2B，當(dāng)每個半導(dǎo)體器件20、30或40以芯片類型具體實現(xiàn)時，半導(dǎo)體器件20、30和40中的每ー個可以封裝在封裝30a中。例如，封裝30a可以包括半導(dǎo)體器件30 (具體實現(xiàn)為SoC或?qū)崿F(xiàn)為集成電路形式)以及多個電連接部件(例如，多條焊接線47和多個輸入/輸出管腳48)。半導(dǎo)體器件30的每個輸入/輸出墊通過多條焊接線47連接到多個輸入/輸出管腳48。封裝30a可以具體實現(xiàn)為層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料帶引線芯片載體(PLCC)、塑料雙列直插封裝(roip)、疊片內(nèi)裸片封裝、板上芯片(C0B)、陶瓷雙列直插式封裝(CERDIP)、塑料標(biāo)準(zhǔn)四邊扁平封裝(MQFP)、薄型四邊扁平封裝(TQFP)、小外型集成電路(SOIC)、縮小型小外型封裝(SSOP)、薄型小外型封裝(TSOP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶片級結(jié)構(gòu)封裝(WFP)，或晶片級處理堆疊封裝(WSP)。圖3是圖2A中圖示的單元輸入/輸出塊41的框圖。參照圖2A和圖3，輸入/輸出塊41包括多個單元輸入/輸出電路41_1到41_n以及電壓檢測電路45。單元輸入/輸出電路41-1到41-n中的每ー個包括墊控制電路60-1到60-n中的相應(yīng)的ー個以及輸入/輸出墊62-1到62-n中的相應(yīng)的ー個。在第一電壓VDD和第二電壓DVDD兩者都被上電(powered up)之后，墊控制電路60-1到60-n中的每ー個可以至少響應(yīng)于從核心邏輯43輸出的輸入/輸出控制信號，控制輸入/輸出墊62-1到62-n中的相應(yīng)的ー個的用途。在響應(yīng)于來自外部功率管理単元(PMU) 50和/或內(nèi)部功率管理単元(iPMU)133的電カ分配進(jìn)行的上電操作或掉電操作期間，電壓檢測電路45檢測至少第一電壓VDD的電壓電平和第二電壓DVDD的電壓電平，并基于檢測結(jié)果生成檢測信號0UTA。例如，當(dāng)?shù)谝浑妷篤DD和/或第二電壓DVDD中的任何ー個小于圖13A和13B中圖示的相應(yīng)的電壓檢測電平吋，電壓檢測電路45可以生成具有低電平的檢測信號0UTA。當(dāng)?shù)谝浑妷篤DD和第二電壓DVDD兩者都大于相應(yīng)的電壓檢測電平時，電壓檢測電路45可以生成具有高電平的檢測信號 OUTA。
墊控制電路60-1到60-n中的每ー個可以響應(yīng)于檢測信號OUTA控制每個輸入/輸出墊62-1到62-n的狀態(tài)。例如，根據(jù)ー些實施例，在上電操作或掉電操作期間，墊控制電路60-1到60-n(也稱為輸入/輸出電路)中的姆ー個可以響應(yīng)于非激活的或低電平的檢測信號0UTA，將相應(yīng)的輸入/輸出墊62-1到62-n的狀態(tài)設(shè)置為高阻抗Hi-Z狀態(tài)、高電壓電平或低電壓電平。響應(yīng)于高電平檢測信號OUTA(當(dāng)?shù)谝浑妷篤DD和第二電壓DVDD兩者都超過相應(yīng)的電壓檢測電平時)，墊控制電路60-1到60-n中的每ー個可以被配置成被設(shè)置為第二狀態(tài)，以允許在核心邏輯43與相應(yīng)輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。圖4是圖示圖3中圖示的單元輸入/輸出電路41-1的示例實施例的框圖。出于解釋的目的，圖4圖示了包括墊控制電路60-1、輸入/輸出墊62-1和多個控制管腳71-1、...、71-2和71-3的單元輸入/輸出電路41-1以及電壓檢測電路45。至少在第一電壓VDD被完全上電之后由核心邏輯43生成的輸入/輸出控制信號，通過輸入/輸出控制管腳71-1、...、71-2被供應(yīng)到墊控制電路60-1。因此，墊控制電路 60-1至少響應(yīng)于輸入/輸出控制信號，控制輸入/輸出墊62-1的用途,即，是將輸入/輸出墊62-1用作輸入墊還是輸出墊。在上電操作或掉電操作期間，由電壓檢測電路45生成的檢測信號OUTA通過輸入/輸出墊狀態(tài)控制管腳71-3被供應(yīng)到墊控制電路60-1。因此，墊控制電路60-1響應(yīng)于檢測信號OUTA設(shè)置輸入/輸出墊62-1的狀態(tài)。墊控制電路60-1包括輸入/輸出控制邏輯72和輸入/輸出墊驅(qū)動器，輸入/輸出控制邏輯72被配置成響應(yīng)于檢測信號OUTA生成多個控制信號I3U和H)，輸入/輸出墊驅(qū)動器被配置成響應(yīng)于多個控制信號PU和ro將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻杭。輸入/輸出墊驅(qū)動器包括PMOS晶體管PI和NMOS晶體管NI，PMOS晶體管PI連接在供應(yīng)第二電壓DVDD的電カ線與輸入/輸出墊62-1之間，NMOS晶體管NI連接在輸入/輸出墊62-1與地VSS之間。例如，當(dāng)墊控制電路60-1在上電操作期間響應(yīng)于具有低電平的檢測信號OUTA生成具有高電平的第一控制信號I3U和具有低電平的第二控制信號ro時，每個Mos晶體管Pi和NI均截止，以使輸入/輸出墊62-1的狀態(tài)為高阻抗。然而，當(dāng)墊控制電路60-1響應(yīng)于具有高電平的檢測信號OUTA生成具有低電平的第一控制信號PU和具有低電平的第二控制信號ro吋，第二電壓DVDD可以通過PMOS晶體管Pl被供應(yīng)到輸入/輸出墊62-1。換句話說，PMOS晶體管Pl可以導(dǎo)通，將第二電壓DVDD耦接到墊62-1，并且NMOS晶體管NI可以截止，使地電壓VSS從墊62_1去耦接。如上所述，墊控制電路60-1可以根據(jù)檢測信號OUTA的電平控制輸入/輸出墊驅(qū)動器的操作。根據(jù)示例實施例，墊控制電路60-1還可以包括檢測邏輯73，其被配置成檢測檢測信號OUTA的電平。這里，檢測邏輯73可以檢測檢測信號OUTA的出現(xiàn)并生成信號。因此，輸入控制邏輯72可以根據(jù)從檢測邏輯73輸出的信號調(diào)整多個控制信號和的每個電平。如上所述，當(dāng)輸入/輸出控制邏輯72生成具有高電平的第一控制信號和具有低電平的第二控制信號I3D時，每個MOS晶體管Pl和NI截止，從而使輸入/輸出墊62-1處于高阻抗?fàn)顟B(tài)。
根據(jù)示例實施例，輸入/輸出控制邏輯72可以響應(yīng)于檢測信號OUTA并且響應(yīng)于IO控制信號控制控制信號和ro的每個電平。在這種情況下，輸入/輸出墊驅(qū)動器可以將輸入/輸出墊62-1的電壓上拉到第二電壓DVDD或下拉到地VSS。圖5是圖示可以用作圖3中圖示的單元輸入/輸出電路的單元輸入/輸出電路80的另ー個示例實施例的框圖。圖5的單元輸入/輸出電路80是圖3中圖示的單元輸入/輸出電路41-1的另ー個示例實施例。為了解釋方便，圖5圖示了單元輸入/輸出電路80和電壓檢測電路45，該單元輸入/輸出電路80包括墊控制電路81、輸入/輸出墊62-1、多個控制管腳71-1、. . . ,71-2和71-3。在上電和/或掉電操作期間，由電壓檢測電路45生成的檢測信號OUTA通過輸入/輸出墊控制管腳71-3被供應(yīng)到墊控制電路81。墊控制電路81可以執(zhí)行與圖3中圖示的墊控制電路60-1相同的功能，即，響應(yīng)于檢測信號OUTA并且響應(yīng)于IO控制信號設(shè)置輸入/輸出墊62-1的狀態(tài)。
墊控制電路81包括上拉電路P2，該上拉電路P2被配置成響應(yīng)于具有低電平的檢測信號OUTA向輸入/輸出墊62-1供應(yīng)第二電壓DVDD。當(dāng)上拉電路P2被具體實現(xiàn)為PMOS晶體管時，輸入/輸出墊62-1的狀態(tài)被上拉到高電平，例如第二電壓DVDD。根據(jù)示例實施例，當(dāng)墊控制電路81響應(yīng)于具有低電平的檢測信號OUTA輸出具有高電壓電平的第一控制信號ro和具有低電平的第二控制信號ro時，每個Mos晶體管Pi和NI均截止。因此，即使晶體管Pl和NI都截止，輸入/輸出墊62-1的狀態(tài)也會被上拉電路P2上拉到高電壓電平，例如第二電壓DVDD。根據(jù)其他實施例，墊控制電路81可以被配置成響應(yīng)于具有低電壓電平的檢測信號0UTA，被設(shè)置為高阻抗?fàn)顟B(tài)，隨后設(shè)置為該高電壓電平(例如 DVDD)。根據(jù)示例實施例，墊控制電路81還可以包括檢測邏輯83，其被配置成檢測檢測信號0UTA。檢測邏輯83可以通過檢測檢測信號OUTA的電平生成信號。在這種情況下，上拉電路P2可以響應(yīng)于從檢測邏輯83輸出的具有低電平的信號，將輸入/輸出墊62-1的狀態(tài)上拉到高電平，例如第二電壓DVDD。此外，輸入/輸出控制邏輯72可以根據(jù)從檢測邏輯83輸出的信號生成多個控制信號PU和PD，用于控制輸入/輸出墊驅(qū)動器的操作。圖6是圖示可以用作圖3的單元輸入/輸出電路的單元輸入/輸出電路90的再一個示例實施例的框圖。圖6中圖示的單元輸入/輸出電路90是圖3中圖示的單元輸入/輸出電路41-1的再一個示例實施例。為了解釋方便，圖6圖示了單元輸入/輸出電路90和電壓檢測電路45，該單元輸入/輸出電路90包括墊控制電路91、輸入/輸出墊62-1、控制管腳 71-1、. . ,71-2 和 71-3。在上電和/或掉電操作期間，由電壓檢測電路45生成的檢測信號OUTA通過輸入/輸出墊狀態(tài)控制管腳71-3被供應(yīng)到墊控制電路91。墊控制電路91可以執(zhí)行與圖3的墊控制電路60-1相同的功能，即，響應(yīng)于檢測信號OUTA并且響應(yīng)于IO控制信號設(shè)置輸入/輸出墊62-1的狀態(tài)。墊控制電路91中包括的檢測邏輯83可以響應(yīng)于具有低電平的檢測信號OUTA向下拉電路N2供應(yīng)高電平，例如，第二電壓。具體實現(xiàn)為NMOS晶體管的下拉電路N2將輸入/輸出墊62-1下拉到地電壓VSS。因此，輸入/輸出墊62-1的狀態(tài)被下拉到低電平，例如地。
輸入/輸出控制邏輯92根據(jù)從檢測邏輯83輸出的具有高電平的信號生成多個控制信號PU和PD，以控制輸入/輸出墊驅(qū)動器的操作。即使晶體管Pl和NI截止，輸入/輸出墊62-1的狀態(tài)也可以被下拉電路N2下拉到低電平，例如地電壓VSS。根據(jù)其他實施例，墊控制電路91可以被配置成響應(yīng)于具有低電壓電平的檢測信號OUTA而被設(shè)置為高阻抗?fàn)顟B(tài)，隨后設(shè)置為低電壓電平(例如VSS)。圖7是圖示可以用作圖3的單元輸入/輸出電路的單元輸入/輸出電路100的再一個示例實施例的框圖。圖7中圖示的單元輸入/輸出電路100是圖3的單元輸入/輸出電路41-1的再ー個示例實施例。為了解釋方便，圖7圖示了單元輸入/輸出電路100和電壓檢測電路45，該單元 輸入/輸出電路100包括墊控制電路101、輸入/輸出墊62-1、控制管腳 71-1,.. ,71-2 和 71-3。除了反相器103之外，圖7的墊控制電路101的配置基本上與圖6的墊控制電路91相同。反相器103將從電壓檢測電路45輸出的具有低電平的檢測信號OUTA反相。因此，下拉電路N2響應(yīng)于反相器103的高電壓電平輸出信號,將輸入/輸出墊62-1的狀態(tài)下拉到低電平(例如，地電壓VSS)。如上所述，即使晶體管Pl和NI截止，也可以通過具體實現(xiàn)為NMOS晶體管的下拉電路N2，將輸入/輸出墊62-1的狀態(tài)下拉到低電平，例如地電壓VSS。根據(jù)其他實施例，墊控制電路101可以被配置成響應(yīng)于具有低電壓電平的檢測信號OUTA而被設(shè)置為高阻抗?fàn)顟B(tài)，隨后設(shè)置為低電壓電平(例如VSS)。在圖4-7中的每ー個中，墊控制電路可以被配置成通過響應(yīng)于來自核心邏輯的IO控制信號將相應(yīng)的輸入/輸出墊耦接到地電壓VSS (通過晶體管NI)或電壓DVDD (通過晶體管Pl)之一來允許數(shù)據(jù)通信(響應(yīng)于當(dāng)電壓VDD和DVDD兩者都超過相應(yīng)的檢測閾值時的檢測信號OUTA的高電壓電平)。在數(shù)據(jù)通信期間(當(dāng)VDD和DVDD兩者都超過相應(yīng)的檢測閾值時)，圖3的墊控制電路60-1到60-n可以被配置成同時傳送來自不同的相應(yīng)墊的不同的邏輯值。圖8是圖2A中圖示的電壓檢測電路45的示例實施例。電壓檢測電路45使用提供滯后作用的滯后電路，例如施密特觸發(fā)器或施密特觸發(fā)器反相器，檢測第一電壓VDD上電或掉電，并生成檢測信號OUTA = DETl。圖9是圖示圖8中圖示的電壓檢測電路45的示例實施例的電路圖。參照圖9，電壓檢測電路45包括施密特觸發(fā)器反相器105和反相器107，施密特觸發(fā)器反相器105接收第一電壓VDD作為輸入電壓，反相器107通過將施密特觸發(fā)器反相器105的輸出信號反相生成檢測信號OUTA = DETl。根據(jù)施密特觸發(fā)器反相器105的上閾值和下閾值之間的差，施密特觸發(fā)器反相器105使用上閾值檢測第一電壓VDD上電的電平，并使用下閾值檢測第一電壓VDD掉電的電平。上閾值和下閾值可以分別用作電壓檢測電平。電壓檢測電路45還可以包括第一電容器Cl和第二電容器C2，第一電容器Cl連接到供應(yīng)第二電壓DVDD的電カ線和施密特觸發(fā)器反相器105的輸出端，第二電容器C2連接在反相器107的輸出端與地VSS之間。每個電容器Cl和/或C2可以執(zhí)行初始狀態(tài)保持電容器的功能。圖10是圖示圖8中圖示的電壓檢測電路的另ー個示例實施例的電路圖。參照圖10，使用作為圖2A或圖3中圖示的電壓檢測電路45的例子具體實現(xiàn)的使用滯后作用的電壓檢測電路45-1包括至少PMOS晶體管Pll到P13，串聯(lián)連接在供應(yīng)第二電壓DVDD的電力線與節(jié)點NDl之間；至少NMOS晶體管N11，串聯(lián)連接在節(jié)點NDl與地VSS之間；反相器109，被配置成通過將節(jié)點NDl的信號反相而生成檢測信號OUTA = DETl ;上拉電路P14，被配置成響應(yīng)于反相器109的輸出信號向節(jié)點NDl供應(yīng)第二電壓DVDD ;以及下拉電路，被配置成響應(yīng)于第一電壓VDD和反相器109的輸出信號將節(jié)點NDl下拉到地VSS。第一電壓VDD被供應(yīng)到至少PMOS晶體管Pll到P13的柵極和至少NMOS晶體管Nll的柵極。當(dāng)例如至少PMOS晶體管Pll到P13的溝道長度與溝道寬度的第一比例的比例相同，并且例如至少NMOS晶體管Nll的溝道長度與溝道寬度的第二比例的比例相同時，檢測信號OUTA = DETl的狀態(tài)轉(zhuǎn)變，即電平轉(zhuǎn)變，可以根據(jù)第一比例和第二比例之間的比例來確定。下拉電路可以包括串聯(lián)連接在節(jié)點NDl與地VSS之間的第一開關(guān)N12和第二開關(guān)N13。第一開關(guān)N12響應(yīng)于第一電壓VDD開關(guān),并且第二開關(guān)N13響應(yīng)于反相器109的輸出
信號開關(guān)。這里，第一開關(guān)N12執(zhí)行這樣的功能當(dāng)?shù)谝浑妷篤DD處于斷電狀態(tài)并且第二電壓DVDD處于通電狀態(tài)時，阻止節(jié)點NDl被拉到低電壓電平。電壓檢測電路45-1還可以包括第一電容器Cl和第二電容器C2，第一電容器Cl連接在供應(yīng)第二電壓DVDD的電力線和節(jié)點NDl之間，第二電容器C2連接在反相器109的輸出端與地VSS之間。第一電容器Cl可以執(zhí)行這樣的功能在上電操作期間，當(dāng)?shù)诙妷篋VDD在第一電壓VDD之前斜坡上升時，將節(jié)點NDl的電壓保持在高電壓電平。例如，如果電壓檢測電路45-1被設(shè)計為，根據(jù)第一比例和第二比例之間的比例，將高于0. 5V(例如電壓檢測電平)的第一電壓VDD檢測為高電平，則在上電操作期間當(dāng)?shù)谝浑妷篤DD增加到高于0. 5V時，節(jié)點NDl從高電平轉(zhuǎn)變到低電平。因此，反相器109生成從低電平轉(zhuǎn)變?yōu)楦唠娖降臋z測信號0UTA。也就是說，在上電操作期間，電壓檢測電路45-1生成具有低電平的檢測信號0UTA，直到第一電壓VDD變成0. 5V，從而使墊控制電路60-1、81、91或101可以響應(yīng)于具有低電平的檢測信號0UTA，將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻抗、高電壓電平(例如，第二電壓DVDD)、或低電壓電平(例如，地VSS)。圖IlA是圖2A中圖示的電壓檢測電路的另一個示例實施例。(作為圖2A的電壓檢測電路45的另一個例子具體實現(xiàn)的)電壓檢測電路45-2可以包括第一電壓檢測電路110、第二電壓檢測電路120和組合邏輯電路(例如，與(AND)門130)。第一電壓檢測電路110可以具體實現(xiàn)為分別在圖9和圖10中圖示的電壓檢測電路45或45-1。也就是說，第一電壓檢測電路110可以使用滯后電路檢測第一電壓VDD的電壓電平以生成第一檢測信號DETl，該滯后電路使用第二電壓DVDD作為工作電壓，并且接收第一電壓VDD作為輸入電壓。 第二電壓檢測電路120可以使用接收第二電壓DVDD作為輸入電壓的至少二極管連接的PMOS晶體管的閾值電壓來檢測第二電壓DVDD的電壓電平，以生成第二檢測信號DET2。
與門130對第一檢測信號DETl和第二檢測信號DET2執(zhí)行與運算并生成檢測信號0UTA。與門130可以使用第二電壓DVDD和地VSS作為工作電壓。電容器C3可以連接在與門130的輸出端和地電壓VSS之間以穩(wěn)定檢測信號0UTA。如圖13A和圖13B中圖示的，不管每個電壓VDD和DVDD的上電操作序列或掉電操作序列如何，當(dāng)斜坡上升或斜坡下降的第一電壓VDD的電平低于第一電壓檢測電路110的電壓檢測電平時，或者當(dāng)斜坡上升或斜坡下降的第二電壓DVDD的電平低于第二電壓檢測電路120的電壓檢測電平時，電壓檢測電路45-2均使用與門130生成具有低電壓電平的檢測信號OUTA0圖IlB是圖2A中圖示的電壓檢測電路的再一個示例實施例。作為圖2A中圖示的電壓檢測電路45的再一個例子具體實現(xiàn)的電壓檢測電路45-3包括第一電壓檢測電路110、第二電壓檢測電路120和與門131。與門131根據(jù)由第一電壓檢測電路110生成的第一檢測信號DETl的電平、由第二電壓檢測電路120生成的第二檢測信號DET2的電平以及從外部輸入的外部復(fù)位信號EX_RST的電平，生成具有高電壓電平或低電壓電平的檢測信號0UTA。也就是說，當(dāng)多個信號DETUDET2和EX_RST中的任何一個的電平處于低電壓電平時，生成具有低電壓電平的檢測信號0UTA。相反，當(dāng)信號DET1、DET2和EX_RST全部處于高電壓電平時，生成具有高電壓電平的檢測信號0UTA。圖12是圖IIA或IIB中圖示的第二電壓檢測電路120的電路圖。參照圖12，第二電壓檢測電路120包括至少一個二極管連接的PMOS晶體管串P21和P22，它們串聯(lián)連接在供應(yīng)第二電壓DVDD的電力線和節(jié)點ND2之間；第一電容器C11，連接在節(jié)點ND2和地電壓VSS之間；第一反相器121，被配置成將節(jié)點ND2的信號反相；上拉電路P23，被配置成根據(jù)第一反相器121的輸出信號向節(jié)點ND2供應(yīng)第二電壓DVDD ;第二反相器123,被配置成通過將第一反相器121的輸出信號反相生成第二檢測信號DET2 ;以及第二電容器C12,連接在第二反相器123的輸出端與地電壓VSS之間。在上電操作期間，盡管第二電壓DVDD增加，節(jié)點ND2的電壓也可以比第二電壓DVDD低二極管連接的PMOS晶體管串P21和P22的閾值電壓那么多。因此，第一反相器121可以不執(zhí)行反相操作，直到節(jié)點ND2處的電壓增加到預(yù)定電平為止。也就是說，在上電操作期間執(zhí)行(反相操作)的第一反相器121的電壓檢測電平根據(jù)二極管連接的PMOS晶體管串P21和P22中所包括的二極管的數(shù)量來確定。根據(jù)示例實施例，在晶體管P21和P22之間可以連接至少一個附加的二極管連接的PMOS晶體管。例如，如果第二電壓檢測電路120被設(shè)計為，當(dāng)?shù)诙妷篋VDD增加到高于
I.OV ( S卩，電壓檢測電平)時，幫助節(jié)點ND2的電壓從低電平轉(zhuǎn)變到高電平，則第二電壓檢測電路120生成具有低電平的第二檢測信號DET2，直到第二電壓DVDD增加到高于I. OV為止。當(dāng)?shù)诙妷篋VDD增加到高于I. OV時，第一反相器121的輸出信號可以從高電平轉(zhuǎn)變到低電平。因此，上拉電路P23可以向節(jié)點ND2供應(yīng)第二電壓DVDD，從而使第一反相器121的輸出信號可以維持低電平。圖13A是由外部PMU和/或內(nèi)部PMU提供的第一電壓和第二電壓以及由VDC 45提供的檢測信號的波形圖的示例實施例。參照圖IA到圖10以及圖13A的一些實施例，電、壓檢測電路45可以僅僅如下地檢測第一電壓VDD。在第二電壓DVDD于時間點TI斜坡上升到完全上電狀態(tài)之后，并且在第一電壓VDD執(zhí)行上電操作從而在時間點T2開始斜坡上升之后，圖9中圖示的施密特觸發(fā)器反相器105生成高電壓電平，并且圖10中圖示的節(jié)點NDl的電壓通過每個PMOS晶體管Pll到P13而保持在高電平，直到第一電壓VDD達(dá)到0. 5V為止。因此，圖9的反相器107和圖10的反相器109中的每一個生成具有低電平的檢測信號0UTA。每個墊控制電路60-1、81、91或101可以響應(yīng)于具有低電壓電平的檢測信號0UTA，將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻抗(圖4)、高電壓電平(圖5)或低電壓電平 (圖6或圖7)。當(dāng)圖2A或圖3中圖示的電壓檢測電路45具有圖IlA或圖IlB中圖示的電壓檢測電路45-2或45-3的結(jié)構(gòu)、并且外部復(fù)位信號EX_RST的電平處于高電壓電平時，第二檢測信號DET2處于高電壓電平，從而通過與門130或131生成的檢測信號OUTA的電平根據(jù)第一檢測信號DETl的電平來確定。也就是說，當(dāng)?shù)谝浑妷篤DD在第二電壓DVDD被首先上電之后執(zhí)行上電操作時，例如，當(dāng)?shù)诙妷篋VDD的電平高于第二電壓檢測電路120的電壓檢測電平的電平時，第一電壓檢測電路110輸出具有低電平的第一檢測信號DETl，直到第一電壓VDD達(dá)到0. 5V為止。從而，與門130輸出具有低電壓電平的檢測信號0UTA。因此，每個墊控制電路60-1、81、91或101可以響應(yīng)于具有低電平的檢測信號0UTA，將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻抗(圖4)、高電壓電平(圖5)或低電平(圖6或圖7)。然而，當(dāng)?shù)谝浑妷篤DD增加到高于0. 5V時，檢測信號OUTA具有高電壓電平，從而每個墊控制電路60-1、81、91或101可以根據(jù)從核心邏輯43輸出的至少輸入/輸出控制信號，將從核心邏輯43輸出的數(shù)據(jù)通過輸入/輸出墊62-1傳送到總線11，或者接收從總線11傳送的數(shù)據(jù)并將其傳送到核心邏輯43。當(dāng)在第二電壓DVDD維持上電狀態(tài)的同時、第一電壓VDD在時間點T3執(zhí)行掉電操作或斜坡下降時，電壓檢測電路45、45-1或45-2輸出具有高電壓電平的檢測信號0UTA，直到第一電壓VDD達(dá)到參考電壓為止，該參考電壓例如滯后作用的下閾值，低于0. 5V (例如滯后作用的上閾值)。參考電壓低于0. 5V的原因是由于電壓檢測電路45或45-1的滯后作用。然而，當(dāng)?shù)谝浑妷篤DD變得低于參考電壓時，圖9中圖示的施密特觸發(fā)器反相器105從低電壓電平轉(zhuǎn)變?yōu)楦唠妷弘娖?，并且圖10的節(jié)點NDl的電壓通過PMOS晶體管PlI到P13轉(zhuǎn)變?yōu)楦唠妷弘娖?。因此，每個電壓檢測電路45或45-1生成具有低電平的檢測信號0UTA。因此，每個墊控制電路60-1、81、91或101可以響應(yīng)于具有低電壓電平的檢測信號0UTA，將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻抗(圖4)、高電壓電平(圖5)或低電壓電平(圖6或圖7)。類似地，圖IlA中圖示的電壓檢測電路45-2生成具有低電壓電平的檢測信號OUTA。圖13B是由外部PMU和/或內(nèi)部PMU提供的第一電壓VDD和第二電壓DVDD以及由VDC 45提供的檢測信號OUTA的波形圖的另一個示例實施例。參照圖IA到圖12以及圖13B，當(dāng)在第一電壓VDD已經(jīng)從時間點Tll開始斜坡上升之后、第二電壓DVDD執(zhí)行上電操作以在時間點T12開始斜坡上升時，每個電壓檢測電路45,45-1或45-2輸出具有低電平的檢測信號OUTA，直到第二電壓DVDD達(dá)到I. OV,例如電壓檢測電平，從而使每個墊控制電路60-1、81、91或101可以響應(yīng)于具有低電壓電平的檢測信號OUTA，將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻抗(圖4)、高電壓電平(圖5)或低電壓電平(圖6或圖7)。在第二電壓DVDD保持高于I. OV的同時，每個電壓檢測電路45、45_1或45_2生成具有高電壓電平的檢測信號0UTA。從而，每個墊控制電路60-1、81、91或101可以根據(jù)從核心邏輯43輸出的至少輸入/輸出控制信號，將從核心邏輯43輸出的數(shù)據(jù)通過輸入/輸出墊62-1傳送到總線11，或者接收從總線11傳送的數(shù)據(jù)并將其傳送到核心邏輯43。當(dāng)?shù)诙妷篋VDD在第一電壓VDD維持上電狀態(tài)的同時執(zhí)行掉電操作時，每個電壓檢測電路45、45-1或45-2在第二電壓DVDD下降到低于I. OV時輸出具有低電壓電平的檢測信號OUTA。從而，每個墊控制電路60-1、81、91或101可以響應(yīng)于具有低電壓電平的檢測 信號0UTA，將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻抗(圖4)、高電壓電平(圖5)或低電壓電平(圖6或圖7)。圖14是圖示圖2A中圖示的電壓檢測電路的操作的流程圖。參照圖IA到圖14，在上電操作或掉電操作期間，包含在輸入/輸出塊41中的電壓檢測電路45或45-1可以根據(jù)電壓檢測電平檢測供應(yīng)到核心邏輯43的第一電壓VDD，并且可以生成檢測信號OUTA(SlO)。當(dāng)?shù)谝浑妷篤DD低于預(yù)定電壓時，電壓檢測電路45或45_1可以生成具有低電平的檢測信號0UTA。每個墊控制電路60-1、81、91或101可以響應(yīng)于具有低電平的檢測信號0UTA，將輸A /輸出墊62-1的狀態(tài)設(shè)置為高阻抗(圖4)、高電壓電平(圖5)或低電平(圖6或圖7)(S20)。圖15是圖示圖2A中圖示的電壓檢測電路的操作的另一個流程圖。參照圖IA到圖13B以及圖15，在上電操作或掉電操作期間，輸入/輸出塊41中包含的電壓檢測電路45-2可以根據(jù)每個電壓檢測電平，檢測供應(yīng)到核心邏輯43的第一電壓VDD和第二電壓DVDD中的每一個，并且可以生成檢測信號OUTA (S30)。當(dāng)?shù)谝浑妷篤DD低于預(yù)定電壓，例如0. 5V或參考電壓、并且/或者第二電壓DVDD低于預(yù)定電壓，例如I. OV時，電壓檢測電路45-2可以生成具有低電壓電平的檢測信號0UTA。每個墊控制電路60-1、81、91或101可以響應(yīng)于具有低電壓電平的檢測信號0UTA，將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻抗(圖4)、高電壓電平(圖5)或低電壓電平(圖6 或圖 7) (S40)。也就是說，如參照圖IA到圖15解釋的，當(dāng)半導(dǎo)體器件30處于斷電狀態(tài)，或者在上電操作或掉電操作期間、第一電壓VDD和第二電壓DVDD中的至少一個低于預(yù)定電壓(例如，用于VDD的0. 5V和用于DVDD的I. 0V)時，電壓檢測電路45、45_1或45_2可以生成具有低電平的檢測信號0UTA。每個墊控制電路60-1、81、91或101可以響應(yīng)于具有低電壓電平的檢測信號0UTA，將輸入/輸出墊62-1的狀態(tài)設(shè)置為高阻抗(圖4)、高電壓電平(圖5)或低電壓電平(圖6或圖7)。也就是說，根據(jù)本發(fā)明構(gòu)思的一些實施例可以例如在上電和/或掉電操作期間，將輸入/輸出塊中包含的多個墊的每個的狀態(tài)，設(shè)置為所請求的狀態(tài)，例如高阻抗、高電壓電平或低電壓電平，而不管供應(yīng)到核心邏輯43的第一電壓VDD和第二電壓DVDD的電源時序的順序。從而，在多個半導(dǎo)體器件20和40通過耦接了半導(dǎo)體器件30的總線11進(jìn)行通信的情況下，半導(dǎo)體器件30的上電操作或掉電操作不會對信號產(chǎn)生顯著影響。圖16是包括圖IA中圖示的系統(tǒng)10的設(shè)備200的實施例的例子。參照圖16，設(shè)備200包括系統(tǒng)10、無線電收發(fā)機(jī)203、輸入設(shè)備205和顯示器207，其中系統(tǒng)10包括多個SOC器件(例如，器件20、30和40)。 無線電收發(fā)機(jī)203可以通過天線ANT傳送和/或接收無線電信號。例如，無線電收發(fā)機(jī)203可以將通過天線ANT接收的無線電信號轉(zhuǎn)換成系統(tǒng)10可以處理的信號。從而，系統(tǒng)10可以處理從無線電收發(fā)機(jī)203輸出的信號并將經(jīng)處理的信號提供給顯示 器207。此夕卜，無線電收發(fā)機(jī)203可以將系統(tǒng)10生成的信號轉(zhuǎn)換成無線電信號，并將所轉(zhuǎn)換的無線電信號通過天線ANT傳送到外部設(shè)備。輸入設(shè)備205可以被具體實現(xiàn)為指示設(shè)備(如觸摸板、計算機(jī)鼠標(biāo)、鍵區(qū)或鍵盤)，該指示設(shè)備可以接收用來控制系統(tǒng)10的操作的控制信號的輸入或者將由系統(tǒng)10處理的數(shù)據(jù)的輸入。根據(jù)本發(fā)明構(gòu)思的示例實施例的器件及其操作方法可以在上電操作和/或掉電操作期間檢測供應(yīng)到核心邏輯的電壓和供應(yīng)到輸入/輸出塊的電壓中的至少一個，并且根據(jù)檢測結(jié)果將在輸入/輸出塊中集成的多個輸入/輸出墊中的每個的狀態(tài)設(shè)置為高阻抗。上面公開的主題應(yīng)被認(rèn)為是說明性的而非限制性的，并且權(quán)利要求意圖覆蓋落入本發(fā)明構(gòu)思的真實精神和范圍內(nèi)的所有那些修改、增強(qiáng)及其他實施例。因而，在法律允許的最大限度內(nèi)，本發(fā)明構(gòu)思的范圍由對權(quán)利要求及其等效物的可允許的最寬泛解釋來確定，而不應(yīng)受到前述具體描述的限制或局限。
權(quán)利要求
1.一種片上系統(tǒng)(SoC),包括 邏輯電路； 多個輸入/輸出墊； 多個輸入/輸出電路，電I禹接在該邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入輸出墊之間；以及 電壓檢測電路，耦接到所述多個輸入/輸出電路，其中，該電壓檢測電路被配置成在所述多個輸入/輸出電路處檢測第一電源電壓和第二電源電壓，其中該第一電源電壓和第ニ電源電壓具有不同的接通狀態(tài)電壓電平。
2.如權(quán)利要求I所述的SoC， 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測電路檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入輸出墊之間進(jìn)行數(shù)據(jù)通信。
3.如權(quán)利要求2所述的SoC，其中，所述多個輸入/輸出電路被配置成被設(shè)置為第一狀態(tài)包括所述多個輸入/輸出電路被配置成被設(shè)置為高阻抗輸出狀態(tài)。
4.如權(quán)利要求2所述的SoC，其中，所述多個輸入/輸出電路被配置成被設(shè)置為第一狀態(tài)包括所述多個輸入/輸出電路被配置成被設(shè)置為高阻抗?fàn)顟B(tài)，隨后設(shè)置為相同的低電壓輸出電平。
5.如權(quán)利要求2所述的SoC，其中，所述多個輸入/輸出電路被配置成被設(shè)置為第一狀態(tài)包括所述多個輸入/輸出電路被配置成被設(shè)置為高阻抗?fàn)顟B(tài)，隨后設(shè)置為相同的高電壓輸出電平。
6.如權(quán)利要求2所述的SoC，其中，所述多個輸入/輸出電路被配置成通過同時傳送來自所述輸入/輸出電路中的第一輸入/輸出電路的高邏輯值和來自所述輸入/輸出電路中的第二輸入/輸出電路的低邏輯值，來允許數(shù)據(jù)通信。
7.如權(quán)利要求6所述的SoC,其中第二電源電壓大于第一電源電壓,其中第二閾值大于第一閾值，其中傳送高邏輯值包括通過第一輸入/輸出電路將第二電源電壓耦接到相應(yīng)的第一輸入/輸出墊，并且其中傳送低邏輯值包括通過第二輸入/輸出電路將地電壓耦接到相應(yīng)的第二輸入/輸出墊。
8.如權(quán)利要求2所述的SoC,其中,所述多個輸入/輸出電路中的姆ー個包括上拉晶體管，耦接在相應(yīng)的輸入/輸出墊和第二電源電壓之間；以及下拉晶體管，耦接在相應(yīng)的輸入/輸出墊和地電壓之間，其中，將所述多個輸入/輸出電路設(shè)置為第一狀態(tài)包括截止所述多個輸入/輸出電路的上拉晶體管和下拉晶體管，并且其中，允許通信包括對于所述輸入/輸出電路中的至少ー個，導(dǎo)通上拉晶體管和下拉晶體管之一，同時截止上拉晶體管和下拉晶體管中的另ー個。
9.如權(quán)利要求8所述的SoC，其中，將多個輸入/輸出電路設(shè)置為第一狀態(tài)還包括對于所述輸入/輸出電路中的姆ー個，將相應(yīng)的輸入/輸出墊I禹接到第二電源電壓。
10.如權(quán)利要求8所述的SoC，其中，將多個輸入/輸出電路設(shè)置為第一狀態(tài)還包括對于所述輸入/輸出電路中的每ー個，將相應(yīng)的輸入/輸出墊耦接到地電壓。
11.如權(quán)利要求I所述的SoC,還包括 半導(dǎo)體集成電路襯底，其中，所述邏輯電路、所述多個輸入/輸出電路、所述輸入/輸出墊以及所述電壓檢測電路被集成在該半導(dǎo)體集成電路襯底上/中，并且其中，所述第一電源電壓和第二電源電壓是從該半導(dǎo)體集成電路襯底外部接收的。
12.如權(quán)利要求2所述的SoC，其中，所述多個輸入/輸出墊包括第一組多個輸入/輸出墊，其中，所述多個輸入/ 輸出電路包括第一組多個輸入/輸出電路，并且其中，所述電壓檢測電路包括第一電壓檢測電路，該電子器件還包括 內(nèi)部功率管理電路，被配置成從該電子器件外部接收第一電源電壓和第二電源電壓，并且控制第一電源電壓和第二電源電壓在集成電路器件上的分配； 第二組多個輸入/輸出墊； 第二組多個輸入/輸出電路，電耦接在所述邏輯電路和所述第二組多個輸入/輸出墊中的相應(yīng)的輸入輸出墊之間； 第二電壓檢測電路，耦接到多個輸入/輸出電路，其中，該第二電壓檢測電路被配置成在所述第二組多個輸入/輸出電路處檢測第一電源電壓和第二電源電壓； 其中，所述第二組多個輸入/輸出電路被配置成響應(yīng)于第二電壓檢測電路在所述第ニ組多個輸入/輸出電路處檢測到第一電源電壓處于小于第一閾值的電平并且/或者第二電源電壓處于小于第二閾值的電平中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述第二組多個輸入/輸出電路被配置成響應(yīng)于第二電壓檢測電路在所述第ニ組多個輸入/輸出電路處檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第ニ電源電壓處于大于第二閾值的電平，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。
13.如權(quán)利要求12所述的SoC，其中所述內(nèi)部功率管理電路被配置成，在第一時間間隔期間，將第一電源電壓和第二電源電壓提供到所述第一組多個輸入/輸出電路，同時將第ー電源電壓和第二電源電壓與所述第二組多個輸入/輸出電路隔離，并且在第二時間間隔期間，將第一電源電壓和第二電源電壓提供到所述第一組多個輸入/輸出電路和所述第二組多個輸入/輸出電路兩者。
14.如權(quán)利要求I所述的SoC， 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測電路檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平和/或外部復(fù)位信號中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平并且檢測到?jīng)]有外部復(fù)位信號，允許在邏輯電路和相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。
15.如權(quán)利要求I所述的SoC，其中，所述電壓檢測電路包括 第一電壓檢測電路，被配置成響應(yīng)于大于第一閾值的第一電源電壓并且響應(yīng)于大于第ニ閾值的第二電源電壓生成第一使能信號，并且響應(yīng)于小于第一閾值的第一電源電壓和/或小于第二閾值的第二電源電壓生成第一禁止信號；以及 第二電壓檢測電路，被配置成響應(yīng)于大于第二閾值的第二電源電壓、不考慮第一電源電壓來生成第二使能信號，并且響應(yīng)于小于第二閾值的第二電源電壓、不考慮第一電源電壓而生成第二禁止信號， 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一禁止信號并且/或者響應(yīng)于第二電壓檢測電路生成第二禁止信號，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一使能信號并且響應(yīng)于第二電壓檢測電路生成第二使能信號，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。
16.如權(quán)利要求I所述的SoC，其中，所述電壓檢測電路包括 第一電壓檢測電路，被配置成響應(yīng)于大于第一閾值的第一電源電壓并且響應(yīng)于大于第ニ閾值的第二電源電壓生成第一使能信號，并且響應(yīng)于小于第一閾值的第一電源電壓和/或小于第二閾值的第二電源電壓生成第一禁止信號；以及 第二電壓檢測電路，被配置成響應(yīng)于大于第二閾值的第二電源電壓、不考慮第一電源電壓而生成第二使能信號，并且響應(yīng)于小于第二閾值的第二電源電壓、不考慮第一電源電壓而生成第二禁止信號， 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一禁止信號并且/或者響應(yīng)于第二電壓檢測電路生成第二禁止信號，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一使能信號并且響應(yīng)于第二電壓檢測電路生成第二使能信號，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。
17.如權(quán)利要求16所述的電子器件， 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一禁止信號并且/或者響應(yīng)于第二電壓檢測電路生成第二禁止信號并且/或者響應(yīng)于外部復(fù)位信號，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一使能信號并且響應(yīng)于第二電壓檢測電路生成第二使能信號并且響應(yīng)于沒有外部復(fù)位信號，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。
18.—種片上系統(tǒng)(SoC),包括 內(nèi)部功率管理電路，被配置成從電子器件外部接收第一電源電壓和第二電源電壓，并且控制第一電源電壓和第二電源電壓的分配； 邏輯電路； 第一組多個輸入/輸出墊； 第一組多個輸入/輸出電路，電I禹接在所述邏輯電路和所述第一組多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間；以及 第一電壓檢測電路，耦接到所述第一組多個輸入/輸出電路，其中，該第一電壓檢測電路被配置成在所述第一組多個輸入/輸出電路檢測來自內(nèi)部功率管理電路的第一電源電壓和第二電源電壓，其中，所述第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓電平， 其中，所述第一組多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路在所述第ー組多個輸入/輸出電路檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述第一組多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測器在所述第一組多個輸入/輸出電路檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和第一組多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信， 第二組多個輸入/輸出墊； 第二組多個輸入/輸出電路，電耦接在所述邏輯電路和所述第二組多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間； 第二電壓檢測電路，耦接到所述第二組多個輸入/輸出電路，其中，該第二電壓檢測電路被配置成在所述第二組多個輸入/輸出電路檢測來自內(nèi)部功率管理電路的第一電源電壓和第二電源電壓， 其中，所述第二組多個輸入/輸出電路被配置成響應(yīng)于第二電壓檢測電路在所述第ニ組多個輸入/輸出電路處檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述第二組多個輸入/輸出電路被配置成響應(yīng)于第二電壓檢測電路在所述第ニ組多個輸入/輸出電路處檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第ニ電源電壓處于大于第二閾值的電平，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。
19.如權(quán)利要求18所述的SoC，其中所述內(nèi)部功率管理電路被配置成在第一時間間隔期間，將第一電源電壓和第二電源電壓提供到所述第一組多個輸入/輸出電路，同時將第ー電源電壓和第二電源電壓與所述第二組多個輸入/輸出電路隔離，并且在第二時間間隔期間，將第一電源電壓和第二電源電壓提供到所述第一組多個輸入/輸出電路和所述第二組多個輸入/輸出電路兩者。
20.ー種操作電子器件的方法，該電子器件包括電耦接在該電子器件的邏輯電路和相應(yīng)的輸入/輸出墊之間的多個輸入/輸出電路，所述方法包括 在所述多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，其中，該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓電平； 響應(yīng)于檢測到第一電源電壓處于小于第一閾值的電平和/或檢測到第二電源電壓處于小于第二閾值的電平中的至少ー個，將所述多個輸入/輸出電路設(shè)置為第一狀態(tài)；以及 響應(yīng)于檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平，將所述多個輸入/輸出電路設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入/輸出墊之間通過所述多個輸入/輸出電路進(jìn)行數(shù)據(jù)通信。
21.如權(quán)利要求20所述的方法，其中，將所述多個輸入/輸出電路設(shè)置為第一狀態(tài)包括將所述多個輸入/輸出電路設(shè)置為高阻抗輸出狀態(tài)。
22.如權(quán)利要求20所述的方法，其中，將所述多個輸入/輸出電路設(shè)置為第一狀態(tài)包括將所述多個輸入/輸出電路設(shè)置為高阻抗?fàn)顟B(tài)，隨后設(shè)置為相同的低電壓輸出電平。
23.如權(quán)利要求20所述的方法，其中，將所述多個輸入/輸出電路設(shè)置為第一狀態(tài)包括將所述多個輸入/輸出電路設(shè)置為高阻抗?fàn)顟B(tài)，隨后設(shè)置為相同的高電壓輸出電平。
24.如權(quán)利要求20所述的方法，其中，允許通過多個輸入/輸出電路進(jìn)行數(shù)據(jù)通信包括同時通過所述輸入/輸出墊中相應(yīng)的第一輸入/輸出墊傳送來自所述輸入/輸出電路中的第一輸入/輸出電路的高邏輯值以及通過所述輸入/輸出墊中相應(yīng)的第二輸入/輸出墊傳送來自所述輸入/輸出電路中的第二輸入/輸出電路的低邏輯值。
25.如權(quán)利要求24所述的方法,其中第二電源電壓大于第一電源電壓,其中第二閾值大于第一閾值，其中傳送高邏輯值包括將第二電源電壓耦接到相應(yīng)的第一輸入/輸出墊，并且其中傳送低邏輯值包括將地電壓耦接到相應(yīng)的第二輸入/輸出墊。
26.如權(quán)利要求20所述的方法,其中，所述多個輸入/輸出電路中的姆ー個包括上拉晶體管，耦接在相應(yīng)的輸入/輸出墊和第二電源電壓之間；以及下拉晶體管，耦接在相應(yīng)的輸入/輸出墊和地電壓之間，其中，將所述多個輸入/輸出電路設(shè)置為第一狀態(tài)包括截止所述多個輸入/輸出電路的上拉晶體管和下拉晶體管，并且其中，允許通信包括對于所述輸入/輸出電路中的至少ー個，導(dǎo)通上拉晶體管和下拉晶體管之一，同時截止上拉晶體管和下拉晶體管中的另ー個。
27.如權(quán)利要求26所述的方法,其中,將多個輸入/輸出電路設(shè)置為第一狀態(tài)還包括對于所述輸入/輸出電路中的每ー個，將相應(yīng)的輸入/輸出墊耦接到第二電源電壓。
28.如權(quán)利要求26所述的方法,其中,將多個輸入/輸出電路設(shè)置為第一狀態(tài)還包括對于所述輸入/輸出電路中的每ー個，將相應(yīng)的輸入/輸出墊耦接到地電壓。
29.如權(quán)利要求20所述的方法，其中，所述邏輯電路和所述多個輸入/輸出電路被集成在半導(dǎo)體集成電路襯底中/上，并且其中，所述第一電源電壓和第二電源電壓是從半導(dǎo)體集成電路襯底外部接收的。
30.一種電子系統(tǒng),包括 電路板，包括具有多個傳導(dǎo)總線線路的通信總線； 該電路板上的功率管理電路，其中，該功率管理電路被配置成提供第一電源電壓和第ニ電源電壓，其中該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓；以及 該電路板上的電子器件，其中，該電子器件被配置成從功率管理電路接收第一電源電壓和第二電源電壓，該電子器件包括 邏輯電路， 多個輸入/輸出墊，電耦接到所述傳導(dǎo)總線線路中相應(yīng)的傳導(dǎo)總線線路， 多個輸入/輸出電路，電I禹接在邏輯電路和所述輸入/輸出墊中相應(yīng)的輸入/輸出墊之間，以及 電壓檢測電路，耦接到所述多個輸入/輸出電路，其中，所述電壓檢測電路被配置成在所述多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，其中該第一電源電壓不同于第二電源電壓。
31.如權(quán)利要求30所述的電子系統(tǒng)， 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測器檢測到第一電源電壓處于小于第一閾值的電平和/或第ニ電源電壓處于小于第ニ閾值的電平中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且第二電源電壓處于大于第二閾值的電平，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和通信總線的相應(yīng)總線線路之間進(jìn)行數(shù)據(jù)通信。
32.如權(quán)利要求31所述的電子系統(tǒng)，其中所述電子器件包括第一電子器件，其中所述邏輯電路包括第一邏輯電路，其中所述多個輸入/輸出墊包括第一組多個輸入/輸出墊，其中所述多個輸入/輸出電路包括第一組多個輸入/輸出電路，并且其中所述電壓檢測電路包括第一電壓檢測電路，所述電子系統(tǒng)還包括 該電路板上的第二電子器件，其中，該第二電子器件被配置成從功率管理電路接收第ー電源電壓和第二電源電壓，該第二電子器件包括 第二邏輯電路， 第二組多個輸入/輸出墊，電耦接到所述傳導(dǎo)總線線路中相應(yīng)的傳導(dǎo)總線線路， 第二組多個輸入/輸出電路，電耦接在第二邏輯電路和所述第二組輸入/輸出墊中相應(yīng)的輸入/輸出墊之間，以及 第二電壓檢測電路，耦接到所述第二組多個輸入/輸出電路，其中，該第二電壓檢測電 路被配置成在所述第二組多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，其中該第一電源電壓不同于第二電源電壓， 其中，所述第二組多個輸入/輸出電路被配置成響應(yīng)于第二電壓檢測器檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述第二組多個輸入/輸出電路被配置成響應(yīng)于第二電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且第二電源電壓處于大于第二閾值的電平，被設(shè)置為第二狀態(tài)，以允許在第二邏輯電路和所述通信總線的相應(yīng)總線線路之間進(jìn)行數(shù)據(jù)通信。
33.如權(quán)利要求32所述的電子系統(tǒng)，還包括 第一半導(dǎo)體集成電路襯底，其中，所述第一電子器件被集成在該第一半導(dǎo)體集成電路襯底中/上；以及 第二半導(dǎo)體集成電路襯底，其中，所述第二電子器件被集成在該第二半導(dǎo)體集成電路襯底中/上。
34.如權(quán)利要求32所述的電子系統(tǒng)，其中，所述功率管理電路被配置成獨立地向第一電子器件提供第一電源電壓和第二電源電壓以及向第二電子器件提供第一電源電壓和第ニ電源電壓，其中該第一電源電壓不同于第二電源電壓。
35.如權(quán)利要求32所述的電子系統(tǒng)，其中所述功率管理電路被配置成，在第一時間間隔期間，將第一電源電壓和第二電源電壓提供到第一電子器件，同時將第一電源電壓和第ニ電源電壓與第二電子器件隔離，并且在第二時間間隔期間，將第一電源電壓和第二電源電壓提供到第一電子器件和第二電子器件兩者。
36.如權(quán)利要求32所述的電子系統(tǒng)，其中，所述功率管理電路包括外部功率管理電路，并且其中所述第一電子器件還包括 內(nèi)部功率管理電路，被配置成從外部功率管理電路接收第一電源電壓和第二電源電壓，并控制第一電源電壓和第二電源電壓在第一電子器件上的分配， 第三組多個輸入/輸出墊，電耦接到所述傳導(dǎo)總線線路中相應(yīng)的傳導(dǎo)總線線路， 第三組多個輸入/輸出電路，電耦接在邏輯電路和所述第三組輸入/輸出墊中相應(yīng)的輸入/輸出墊之間，以及 第三電壓檢測電路，耦接到所述第三組多個輸入/輸出電路，其中，該第三電壓檢測電路被配置成在所述第三組多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，其中該第一電源電壓不同與第二電源電壓， 其中，所述第三組多個輸入/輸出電路被配置成響應(yīng)于第三電壓檢測電路檢測到第ー電源電壓處于小于第一閾值的電平和/或第ニ電源電壓處于小于第二閾值的電平中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述第三組多個輸入/輸出電路被配置成響應(yīng)于第三電壓檢測電路檢測到第ー電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入輸出墊之間進(jìn)行數(shù)據(jù)通信。
37.如權(quán)利要求32所述的電子系統(tǒng)，所述電子系統(tǒng)還包括 該電路板上的第三電子器件，其中，該第三電子器件被配置成從功率管理電路接收第ー電源電壓和第二電源電壓，該第三電子器件包括 第三邏輯電路， 第三組多個輸入/輸出墊，電耦接到所述傳導(dǎo)總線線路中相應(yīng)的傳導(dǎo)總線線路， 第三組多個輸入/輸出電路，電耦接在第三邏輯電路和所述第三組多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間，以及 第三電壓檢測電路，耦接到所述第三組多個輸入/輸出電路，其中，該第三電壓檢測電路被配置成在所述第三組多個輸入/輸出電路檢測第一電源電壓和第二電源電壓， 其中，所述第三組多個輸入/輸出電路被配置成響應(yīng)于第三電壓檢測器檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述第三組多個輸入/輸出電路被配置成響應(yīng)于第三電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且第二電源電壓處于大于第二閾值的電平，被設(shè)置為第二狀態(tài)，以允許在第三邏輯電路和所述通信總線的相應(yīng)總線線路之間進(jìn)行數(shù)據(jù)通信；以及 其中，所述功率管理電路被配置成在第一時間間隔期間，將第一電源電壓和第二電源電壓提供到第一電子器件和第二電子器件，同時將第一電源電壓和第二電源電壓與第三電子器件隔離，并且在第二時間間隔期間，將第一電源電壓和第二電源電壓提供到第一電子器件、第二電 子器件和第三電子器件。
38.一種片上系統(tǒng),包括 邏輯電路； 多個輸入/輸出電路，電耦接在該邏輯電路和相應(yīng)的多個輸入/輸出墊之間；以及電壓檢測電路，耦接到所述多個輸入/輸出電路，其中，該電壓檢測電路被配置成檢測第一電源電壓和第二電源電壓，并且其中該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓電平。
其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測電路檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平中的至少ー個，被設(shè)置為高阻抗?fàn)顟B(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平，允許在邏輯電路和相應(yīng)的輸入輸出墊之間進(jìn)行數(shù)據(jù)通信。
39.如權(quán)利要求38所述的電子器件，其中，所述多個輸入/輸出電路被配置成通過同時傳送來自所述輸入/輸出電路中的第一輸入/輸出電路的高邏輯值和來自所述輸入/輸出電路中的第二輸入/輸出電路的低邏輯值，來允許數(shù)據(jù)通信。
40.如權(quán)利要求39所述的電子器件，其中第二電源電壓大于第一電源電壓，其中第二閾值大于第一閾值，其中傳送高邏輯值包括通過第一輸入/輸出電路將第二電源電壓率禹接到所述多個輸入/輸出墊中相應(yīng)的第一輸入/輸出墊，并且其中傳送低邏輯值包括通過第二輸入/輸出電路將地電壓I禹接到所述多個輸入/輸出墊中相應(yīng)的第二輸入/輸出墊。
41.如權(quán)利要求38所述的電子器件，其中，所述多個輸入/輸出電路中的每ー個包括上拉晶體管，耦接在相應(yīng)的輸入/輸出墊和第二電源電壓之間；以及下拉晶體管，耦接在相應(yīng)的輸入/輸出墊和地電壓之間，其中，將所述多個輸入/輸出電路設(shè)置為第一狀態(tài)包括截止所述多個輸入/輸出電路的上拉晶體管和下拉晶體管，并且其中，允許通信包括對于所述輸入/輸出電路中的至少ー個，導(dǎo)通上拉晶體管和下拉晶體管之一，同時截止上拉晶體管和下拉晶體管中的另ー個。
42.如權(quán)利要求41所述的電子器件，其中，將多個輸入/輸出電路設(shè)置為第一狀態(tài)還包括對于所述輸入/輸出電路中的每ー個，將相應(yīng)的輸入/輸出墊耦接到第二電源電壓。
43.如權(quán)利要求41所述的電子器件，其中，將多個輸入/輸出電路設(shè)置為第一狀態(tài)還包括對于所述輸入/輸出電路中的每ー個，將相應(yīng)的輸入/輸出墊耦接到地電壓。
44.如權(quán)利要求38所述的電子器件，還包括 半導(dǎo)體集成電路襯底，其中，所述邏輯電路、所述多個輸入/輸出電路、所述多個輸入/輸出墊以及所述電壓檢測電路被集成在該半導(dǎo)體集成電路襯底中/上，并且其中，所述第一電源電壓和第二電源電壓是從該半導(dǎo)體集成電路襯底外部接收的。
45.一種電子器件，包括 邏輯電路； 多個輸入/輸出墊； 多個輸入/輸出電路，電耦接在所述邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間； 電壓檢測電路，耦接到所述多個輸入/輸出電路，其中，所述電壓檢測電路被配置成在所述多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，其中該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓電平， 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測電路檢測到第一電源電壓處于小于第一閾值的電平和/或第二電源電壓處于小于第二閾值的電平和/或外部復(fù)位信號中的至少ー個，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于電壓檢測器檢測到第一電源電壓處于大于第一閾值的電平并且檢測到第二電源電壓處于大于第二閾值的電平并且檢測到?jīng)]有外部復(fù)位信號，允許在邏輯電路和相應(yīng)的輸入輸出墊之間進(jìn)行數(shù)據(jù)通信。
46.一種電子器件，包括 邏輯電路；多個輸入/輸出墊 多個輸入/輸出電路，電I禹接在邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間，其中，所述多個輸入輸出電路被被配置成使用第一電源電壓和第二電源電壓操作，其中，第一電源電壓的接通狀態(tài)電壓電平小于第二電源電壓的接通狀態(tài)電壓電平； 第一電壓檢測電路，被配置成響應(yīng)于第一電源電壓大于第一閾值并且響應(yīng)于第二電源電壓大于第二閾值生成第一使能信號，并且響應(yīng)于第一電源電壓小于第一閾值和/或第二電源電壓小于第二閾值生成第一禁止信號；以及 第二電壓檢測電路，被配置成響應(yīng)于第二電源電壓大于第二閾值、不考慮第一電源電壓而生成第二使能信號，并且響應(yīng)于第二電源電壓小于第二閾值、不考慮第一電源電壓而生成第二禁止信號； 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一禁止信號和/或響應(yīng)于第二電壓檢測電路生成第二禁止信號，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一使能信號并且響應(yīng)于第二電壓檢測電路生成第二使能信號，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。
47.如權(quán)利要求46所述的電子器件， 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一禁止信號和/或響應(yīng)于第二電壓檢測電路生成第二禁止信號和/或響應(yīng)于外部復(fù)位信號，被設(shè)置為第一狀態(tài)，并且 其中，所述多個輸入/輸出電路被配置成響應(yīng)于第一電壓檢測電路生成第一使能信號并且響應(yīng)于第二電壓檢測電路生成第二使能信號并且響應(yīng)于沒有外部復(fù)位信號，被設(shè)置為第二狀態(tài)，以允許在邏輯電路和相應(yīng)的輸入/輸出墊之間進(jìn)行數(shù)據(jù)通信。
全文摘要
包括多電源電壓檢測的集成電路器件以及相關(guān)系統(tǒng)和方法。一種片上系統(tǒng)(SoC)可以包括邏輯電路、多個輸入/輸出墊以及多個輸入/輸出電路，所述多個輸入/輸出電路電耦接在該邏輯電路和所述多個輸入/輸出墊中相應(yīng)的輸入/輸出墊之間。此外，電壓檢測電路可以耦接到所述多個輸入/輸出電路。更具體地，電壓檢測電路可以被配置成在所述多個輸入/輸出電路檢測第一電源電壓和第二電源電壓，該第一電源電壓和第二電源電壓具有不同的接通狀態(tài)電壓電平。還公開了相關(guān)的方法。
文檔編號H03K19/0175GK102655408SQ20121005505
公開日2012年9月5日 申請日期2012年3月5日 優(yōu)先權(quán)日2011年3月3日
發(fā)明者李丞鎬 申請人:三星電子株式會社