專利名稱：時鐘同步方法、裝置及具有該裝置的射頻芯片電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字電路技術(shù)領(lǐng)域，尤其涉及ー種時鐘同步方法、裝置及具有該裝置的射頻芯片電路。
背景技術(shù)：
射頻芯片尤其是無線射頻收發(fā)芯片，在工作過程中需要接收和發(fā)送數(shù)據(jù)，其中，發(fā)送數(shù)據(jù)時需要接收基帶芯片的時鐘和數(shù)據(jù)。
現(xiàn)有技術(shù)中，射頻芯片內(nèi)部的工作時鐘都利用外部芯片的時鐘信號提供。主要包括兩種方式第一種方式為直接利用外部芯片的外部時鐘作為射頻芯片的內(nèi)部工作時鐘。但是采用該種方法存在以下缺點，其一，當(dāng)外部時鐘和數(shù)據(jù)在接ロ處的延時不同，無法同歩，則會破壞時鐘沿和數(shù)據(jù)的相位關(guān)系，從而造成射頻芯片無法正確接收數(shù)據(jù)；其ニ，當(dāng)外部時鐘驅(qū)動能力可能不夠時，若增加驅(qū)動緩沖，可能會破壞原時鐘和數(shù)據(jù)的同步關(guān)系，同樣會造成射頻芯片無法正確接收數(shù)據(jù)；其三，該外部時鐘的工作狀態(tài)一直處于輸入狀態(tài)，當(dāng)射頻芯片不工作時，不能屏蔽該外部時鐘，増加了射頻芯片的功耗。第二種方式為采用FIF0(First In First Out，先進(jìn)先出數(shù)據(jù)緩存器)進(jìn)行數(shù)據(jù)握手的方式發(fā)送數(shù)據(jù)。但是采用該種方式仍然存在以下缺點，其一，F(xiàn)IFO裝置面積較大，占用射頻芯片面積較多；其ニ，該種方式同樣必須利用外部時鐘作為射頻芯片的內(nèi)部工作時鐘，當(dāng)外部時鐘出現(xiàn)上述第一種方式中的問題時，同樣無法使射頻芯片正確接收數(shù)據(jù)。由上述可知，現(xiàn)有技術(shù)中的兩種方式都必須采用外部芯片的時鐘信號給射頻芯片提供工作時鐘，總的來說存在依賴性強(qiáng)、成本高且浪費功耗的缺點。尤其是當(dāng)外部芯片不提供時鐘時，射頻芯片則無法正常工作。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供ー種時鐘同步方法、裝置及具有該裝置的射頻芯片電路，以克服現(xiàn)有技術(shù)中存在的依賴性強(qiáng)、成本高且浪費功耗的問題。一種時鐘同步的方法，包括當(dāng)射頻芯片處于復(fù)位狀態(tài)或相應(yīng)模塊為非工作狀態(tài)時，使帶相位處理的計數(shù)器清零；當(dāng)所述帶相位處理的計數(shù)器接收到啟動工作的信號時，所述帶相位處理的計數(shù)器對接收的鎖相環(huán)PLL電路生成的高頻時鐘進(jìn)行分頻，并調(diào)整初始相位,生成第一同步時鐘作為所需的同步時鐘輸出；在工作過程中實時判斷所述帶相位處理的計數(shù)器是否接收到內(nèi)部時鐘同步脈沖；如果是，所述帶相位處理的計數(shù)器則以內(nèi)部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整，生成第二同步時鐘作為所需同步時鐘輸出；如果否，判斷所述帶相位處理的計數(shù)器是否接收到外部時鐘同步脈沖，如果是，所述帶相位處理的計數(shù)器則依據(jù)檢測到的外部時鐘的上升沿進(jìn)行相位調(diào)整，生成第三同步時鐘信號作為所需同步時鐘輸出。優(yōu)選地，所述帶相位處理的計數(shù)器以內(nèi)部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整，生成第二同步時鐘作為同步時鐘輸出的具體過程包括所述帶相位處理的計數(shù)器接收循環(huán)計數(shù)器發(fā)送的內(nèi)部時鐘的當(dāng)前計數(shù)值；在所述內(nèi)部時鐘的當(dāng)前計數(shù)值減去所需同步的兩個時鐘的基礎(chǔ)上，増加相位值調(diào)整相位，得到與所述內(nèi)部時鐘的上升沿為基準(zhǔn)調(diào)整的第二同步時鐘；將所述第二同步時鐘作為所需同步時鐘輸出；其中，所述相位值可為正值或負(fù)值，最大值為所述PLL電路產(chǎn)生高頻時鐘時的目標(biāo)頻率周期的一半，所述目標(biāo)頻率周期為所述PLL產(chǎn)生的高頻時鐘頻率和目標(biāo)頻率的比值。優(yōu)選地，所述帶相位處理的計數(shù)器依據(jù)檢測到的外部時鐘的上升沿進(jìn)行相位調(diào)整，生成第三同步時鐘作為所需同步時鐘輸出的具體過程包括所述帶相位處理的計數(shù)器接收外部發(fā)送的外部時鐘，并經(jīng)由邊沿檢測同步器檢測外部時鐘的上升沿；獲取所述PLL電路產(chǎn)生高頻時鐘時的目標(biāo)頻率周期；在所述目標(biāo)頻率周期數(shù)值減去同步過程中所需的高頻時鐘的數(shù)值基礎(chǔ)上，増加相位值調(diào)整相位，得到與所述外部時鐘的上升沿為基準(zhǔn)調(diào)整的第三同步時鐘；將所述第三同步時鐘作為所需同步時鐘輸出；其中，所述目標(biāo)頻率周期為所述PLL電路產(chǎn)生的時鐘的頻率與目標(biāo)頻率的比值；所述相位值可為正值或負(fù)值，最大值為所述目標(biāo)頻率周期的一半；同步過程中所需的高頻時鐘的數(shù)值為4。優(yōu)選地，所述帶相位處理的計數(shù)器無需以內(nèi)部時鐘的上升沿或外部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整時，生成第一同步時鐘作為所需同步時鐘輸出的具體過程包括獲取所述PLL產(chǎn)生高頻時鐘時的目標(biāo)頻率周期；在所述目標(biāo)頻率周期數(shù)值的基礎(chǔ)上，増加相位值調(diào)整相位，得到第一同步時鐘；將所述第一同步時鐘作為所需同步時鐘輸出。優(yōu)選地，所述PLL電路生成的高頻時鐘，其頻率高于所需同步時鐘N倍的時鐘；其中，N大于或等于3;或者，所述PLL電路產(chǎn)生的高頻時鐘的頻率為所需同步時鐘的頻率的公倍數(shù)。ー種時鐘同步裝置，包括帶相位處理的計數(shù)器，與所述帶相位處理的計數(shù)器連接的循環(huán)計數(shù)器，以及連接所述帶相位處理的計數(shù)器和所述循環(huán)計數(shù)器的鎖相環(huán)PLL電路；所述PLL電路，用于產(chǎn)生高頻時鐘；所述循環(huán)計數(shù)器，用于將接收的所述PLL電路產(chǎn)生的高頻時鐘進(jìn)行分頻，生成內(nèi)部時鐘；并向帶相位處理的計數(shù)器提供內(nèi)部時鐘的相位計數(shù)值；所述帶相位處理的計數(shù)器，用于當(dāng)射頻芯片處于復(fù)位狀態(tài)或相應(yīng)模塊處于非工作狀態(tài)時，停止工作；當(dāng)接收到啟動工作的信號吋，對接收的鎖相環(huán)PLL電路生成的高頻時鐘進(jìn)行分頻，初始相位可調(diào)，生成第一同步時鐘作為所需的同步時鐘輸出；以及在工作過程中實時判斷是否接收到內(nèi)部時鐘同步脈沖；
如果是，則以內(nèi)部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整，生成以所述內(nèi)部時鐘的上升沿為基準(zhǔn)調(diào)整的第二同步時鐘作為所需同步時鐘輸出；如果否，再判斷是否接收到外部時鐘同步脈沖，如果是，則依據(jù)檢測到的外部時鐘的上升沿進(jìn)行相位調(diào)整，生成以所述外部時鐘的上升沿為基準(zhǔn)調(diào)整的第三同步時鐘作為所需同步時鐘輸出。優(yōu)選地，當(dāng)所述帶相位處理的計數(shù)器接收到內(nèi)部時鐘同步脈沖時所述帶相位處理的計數(shù)器，用于接收循環(huán)計數(shù)器發(fā)送的內(nèi)部時鐘的當(dāng)前計數(shù)值，在所述內(nèi)部時鐘的當(dāng)前計數(shù)值減去所需同步的兩個時鐘的基礎(chǔ)上，増加相位值調(diào)整相位，將得到以所述內(nèi)部時鐘的上升沿為基準(zhǔn)調(diào)整的第二同步時鐘作為所需同步時鐘輸出；
其中，所述相位值可為正值或負(fù)值，最大值為所述PLL電路產(chǎn)生高頻時鐘時的目標(biāo)頻率周期的一半，所述目標(biāo)頻率周期為所述PLL產(chǎn)生的高頻時鐘頻率和目標(biāo)頻率的比值。優(yōu)選地，當(dāng)所述帶相位處理的計數(shù)器接收到外部時鐘同步脈沖時所述帶相位處理的計數(shù)器，用于獲取所述PLL電路產(chǎn)生高頻時鐘時的目標(biāo)頻率周期；在所述目標(biāo)頻率周期數(shù)值減去同步過程中所需的高頻時鐘的數(shù)值基礎(chǔ)上，増加相位值調(diào)整相位，將得到的以所述外部時鐘上升沿為基準(zhǔn)調(diào)整的第三同步時鐘作為所需同步時鐘輸出；其中，所述外部時鐘的上升沿信息經(jīng)由邊沿檢測同步器獲??；所述目標(biāo)頻率周期為所述PLL電路產(chǎn)生的時鐘的頻率與目標(biāo)頻率的比值；所述相位值可為正值或負(fù)值，最大值為所述目標(biāo)頻率周期的一半；同步過程中所需的高頻時鐘的數(shù)值為4 ；或者，將所述第二同步時鐘延遲ー拍后作為所需同步時鐘輸出。優(yōu)選地，所述PLL電路生成的高頻時鐘，其為頻率高于所需同步時鐘N倍的時鐘；其中，N大于或等于3;或者，所述PLL電路產(chǎn)生的高頻時鐘的頻率為所需同步時鐘的頻率的公倍數(shù)。一種射頻芯片電路，包括時鐘同步裝置和邊沿檢測同步器；所述時鐘同步裝置為上述公開的任意ー項時鐘同步裝置；所述邊沿檢測同步器，用于當(dāng)進(jìn)行外部時鐘同步時，檢測外部時鐘的上升沿，進(jìn)而生成外部時鐘同步脈沖；當(dāng)進(jìn)行內(nèi)部時鐘同步時，檢測內(nèi)部時鐘的上升沿，進(jìn)而生成內(nèi)部時鐘同步脈沖。由于本發(fā)明實施例提供了ー種時鐘同步方法、裝置及具有該裝置的射頻芯片電路。本發(fā)明通過在射頻芯片復(fù)位或相應(yīng)模塊不工作的情況下，使帶相位處理的計數(shù)器清零即停止工作，生成同步時鐘信號為O電平以降低射頻芯片的功耗；生成同步時鐘信號在接收到內(nèi)部時鐘同步脈沖時,其相位可根據(jù)內(nèi)部時鐘上升沿調(diào)整；該同步時鐘在接收到外部時鐘同步脈沖時，其相位可根據(jù)外部時鐘上升沿調(diào)整；同時，在未接收到內(nèi)部時鐘同步脈沖和外部時鐘同步脈沖的情況下，即不依賴內(nèi)部，也不依賴外部參考時鐘的情況下，可通過復(fù)用PLL電路使帶相位處理的計數(shù)器生成相位可調(diào)的生成同步時鐘信號。相位可調(diào)確保了時鐘沿和數(shù)據(jù)的相位關(guān)系，使射頻芯片可以正確接收需發(fā)射的數(shù)據(jù)，通過上述本發(fā)明公開的方法能夠?qū)崿F(xiàn)低依賴性、低成本且低功耗的目的。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I是本發(fā)明公開的ー種時鐘同步裝置的結(jié)構(gòu)示意圖；圖2是本發(fā)明公開的邊沿檢測同步器的結(jié)構(gòu)示意圖；圖3是本發(fā)明公開的ー種時鐘同步的方法流程圖。
具體實施例方式本發(fā)明實施例提供的ー種時鐘同步方法、裝置及具有該裝置的射頻芯片電路，通過針對接收到內(nèi)部時鐘同步脈沖，或者針對接收到外部時鐘同步脈沖，或者針對未接收到內(nèi)部時鐘同步脈沖和外部時鐘同步脈沖的情況下,根據(jù)具體情況調(diào)整相位生成所需同步時鐘，能夠?qū)崿F(xiàn)低依賴性、低成本且低功耗的目的。為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。實施例一如圖I所示，為本發(fā)明該實施例公開的ー種時鐘同步裝置，主要包括PLL(鎖相環(huán))電路11、循環(huán)計數(shù)器12和帶相位處理的計數(shù)器13。其中，循環(huán)計數(shù)器12與帶相位處理的計數(shù)器13之間連接；PLL電路11同時連接循環(huán)計數(shù)器12和帶相位處理的計數(shù)器13。該P(yáng)LL電路11，用于產(chǎn)生高頻時鐘H_clk。該循環(huán)計數(shù)器12，用于將接收的PLL電路產(chǎn)生的高頻時鐘H_clk進(jìn)行分頻，生成內(nèi)部時鐘M_clk。該循環(huán)計數(shù)器12對應(yīng)該內(nèi)部時鐘的計數(shù)值可以作為帶相位處理的計數(shù)器13進(jìn)行內(nèi)部時鐘同步的基準(zhǔn)相位。另外,該內(nèi)部時鐘M_cIk的頻率可以作為高頻時鐘H_elk的目標(biāo)頻率。該帶相位處理的計數(shù)器13，用于當(dāng)射頻芯片處于復(fù)位狀態(tài)或相應(yīng)模塊處于非工作狀態(tài)時進(jìn)行清零，即停止工作。上述的相應(yīng)模塊一般情況下指發(fā)射電路模塊。(即內(nèi)部時鐘的相位值)當(dāng)該帶相位處理的計數(shù)器13接收到啟動工作的信號時，該帶相位處理的計數(shù)器13對接收到的PLL電路11生成的高頻時鐘H_clk進(jìn)行分頻，初始相位可調(diào)，生成第一同步時鐘作為所需的同步時鐘L_clk輸出。在具體工作的過程中，實時判斷該帶相位處理的計數(shù)器是否接收到內(nèi)部時鐘同步脈沖，如果是，則以內(nèi)部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整，生成第二同步時鐘作為所需同步時鐘L_clk輸出。
如果否，則判斷該帶相位處理的計數(shù)器13是否接收到外部時鐘同步脈沖，如果是，則依據(jù)檢測到的外部時鐘的上升沿進(jìn)行相位調(diào)整，生成第三同步時鐘作為所需同步時—L_clk 輸出。需要說明的是，上述PLL電路11生成的高頻時鐘H_c I k，其為頻率高于所需同步時
—L_clkN倍的時鐘；其中，N大于或等于3?；蛘?，該P(yáng)LL電路11產(chǎn)生的高頻時鐘H_clk的頻率為所需同步時鐘L_clk的頻率的公倍數(shù)。針對上述帶相位 處理的計數(shù)器13接收到內(nèi)部時鐘同步脈沖，或者針對接收到外部時鐘同步脈沖，或者針對未接收到內(nèi)部時鐘同步脈沖和外部時鐘同步脈沖的情況下，以下具體進(jìn)行說明。其一，接收到內(nèi)部時鐘同步脈沖。本發(fā)明該實施例在基于公開的時鐘同步裝置進(jìn)行時鐘同步的過程中，當(dāng)該帶相位處理的計數(shù)器13接收到內(nèi)部時鐘同步脈沖時，該帶相位處理的計數(shù)器13主要用于接收循環(huán)計數(shù)器12發(fā)送的內(nèi)部時鐘M_clk，實際上接收到的為內(nèi)部時鐘M_clk的當(dāng)前計數(shù)值，即內(nèi)部時鐘的相位值，并在所述內(nèi)部時鐘相位值Mclk_cnt減去所需同步的兩個時鐘(這兩個時鐘實際上為同步過程中所需的高頻時鐘的數(shù)值)的基礎(chǔ)上(Mclk_cnt-2)，增加相位值調(diào)整相位，將得到的以內(nèi)部時鐘上升沿為基準(zhǔn)相位調(diào)整的第二同步時鐘作為所需同步時鐘L_elk輸出。其中，增加的相位值可為正值或負(fù)值，最大值為PLL電路11產(chǎn)生高頻時鐘H_clk時的目標(biāo)頻率周期的一半，所述目標(biāo)頻率周期為所述PLL產(chǎn)生的高頻時鐘頻率和目標(biāo)頻率的比值。例如，PLL電路11所產(chǎn)生的高頻時鐘H_clk的時鐘頻率為491. 52MHz，目標(biāo)頻率為
3.84MHz，則ー個目標(biāo)頻率周期中有128個PLL時鐘周期，半個目標(biāo)頻率周期則為64，所需調(diào)整的相位數(shù)值最大可為正64或負(fù)64 (在進(jìn)行循環(huán)計數(shù)的過程中利用最高位表示正負(fù)號)。其ニ，接收到外部時鐘同步脈沖。當(dāng)所述帶相位處理的計數(shù)器13接收到外部時鐘同步脈沖時,該帶相位處理的計數(shù)器13主要用于獲取PLL電路11產(chǎn)生高頻時鐘H_clk時的目標(biāo)頻率周期；在該目標(biāo)頻率周期數(shù)值減去同步過程中所需高頻時鐘的數(shù)值基礎(chǔ)上，増加需要調(diào)整的相位值(offset_delay)調(diào)整相位，將得到的以所述外部時鐘上升沿為基準(zhǔn)調(diào)整的第三同步時鐘作為所需同步時鐘L_clk輸出。其中，所述外部時鐘的上升沿信息經(jīng)由邊沿檢測同步器獲取；所述目標(biāo)頻率周期為該P(yáng)LL電路11產(chǎn)生的高頻時鐘頻率與目標(biāo)頻率的比值；所述相位值可為正值或負(fù)值，最大值為所述目標(biāo)頻率周期的一半；同步過程中所需的高頻時鐘H_clk的數(shù)值為4。針對上述帶相位處理的計數(shù)器13接收到外部時鐘同步脈沖時進(jìn)行外部時鐘同步的過程，當(dāng)PLL電路11所產(chǎn)生的高頻時鐘H_clk的時鐘頻率為491. 52MHz，目標(biāo)頻率為
3.84MHz，則ー個目標(biāo)頻率周期中有128個PLL時鐘周期(表示為O 127)，半個目標(biāo)頻率周期則為64，所需調(diào)整的相位數(shù)值最大可為正64或負(fù)64 (在進(jìn)行循環(huán)計數(shù)的過程中利用最高位表示正負(fù)號)。具體的相位調(diào)整為(127-4+0ffSet_delay)。如圖2所示，為本發(fā)明實施例公開的邊沿檢測同步器的結(jié)構(gòu)示意圖，主要包括三個級聯(lián)的D寄存器(D1、D2、D3)，一個非門Fl和一個與門Yl。具體結(jié)構(gòu)為Dl、D2、D3依次通過同相輸出端和D輸入端進(jìn)行級聯(lián)，Dl的輸入端輸入所需檢測的時鐘G_clk，各個D寄存器的時鐘輸入端則分別輸入H_clk ；D3的同相輸出端通過非門Fl與與門Yl的ー輸入端連接，該與門Yl的另ー個輸入端則與級聯(lián)的D寄存器的的第二級輸出端連接，即與D2的同相輸出端連接，最后通過該與門Yl的輸出端輸出G_clk_pos。其中，當(dāng)當(dāng)前所需檢測的為外部時鐘時，G_clk為外部時鐘F_clk，最終輸出的為G_clk_pos實際為F_clk_p0S ;當(dāng)當(dāng)前所需檢測的為內(nèi)部時鐘吋，G_clk為內(nèi)部時鐘M_clk，最終輸出的G_clk_pos實際為M_clk_pos該邊沿檢測同步器與上述本發(fā)明實施例公開的時鐘同步裝置可以同時設(shè)置于射頻芯片電路中，其中時鐘同步裝置中的PLL電路和循環(huán)計數(shù)器采用復(fù)用的方式進(jìn)行使用。在帶相位處理的計數(shù)器13接收到外部時鐘同步脈沖時進(jìn)行外部時鐘同步時，例如，PLL電路11生成的高速時鐘H_clk，其頻率為所需同步時鐘L_clk*N，其中N大于3。當(dāng)采用的高速時鐘H_clk的頻率為491. 52MHz時，此時，可選的同步時鐘L_clk為滿足LTE的要求,可選為 61. 44MHz,46. 08ΜΗζ，23· 04ΜΗζ，30· 72ΜΗζ，3· 84ΜΗζ 等。從圖2可知，同步所需要的H_clk為3個時鐘。實際應(yīng)用中同步時鐘L_clk的生成用了 D觸發(fā)器延遲ー拍，所以總的同步時鐘為4fH_clk時鐘。同步時，將目標(biāo)頻率周期數(shù)值減去同步過程中的高頻時鐘的數(shù)值，然后再加上需調(diào)整相位的數(shù)值(offset_delay)，從而獲得所需同步時鐘L_clk的初始相位。根據(jù)帶相位處理的計數(shù)器的結(jié)果生成的同步時鐘L_clk，該同步時鐘可直接生成或用D寄存器延遲ー柏。其三，未接收到內(nèi)部時鐘同步脈沖和外部時鐘同步脈沖。在帶相位處理的計數(shù)器13未接收到所述內(nèi)部時鐘同步脈沖和外部時鐘同步脈沖的情況下，即帶相位處理的計數(shù)器13無需以內(nèi)部時鐘的上升沿或外部時鐘的上升沿為基準(zhǔn)調(diào)整相位時,對接收的PLL電路11生成的高頻時鐘H_clk進(jìn)行分頻，生成第一同步時鐘作為所需同步時鐘輸出。具體的為利用帶相位處理的計數(shù)器13進(jìn)行循環(huán)計數(shù)，將產(chǎn)生的計數(shù)值作為同步時鐘L_clk輸出?；蛘?，利用帶相位處理的計數(shù)器13獲取PLL電路11產(chǎn)生高頻時鐘H_clk時的目標(biāo)頻率周期；在所述目標(biāo)頻率周期數(shù)值的基礎(chǔ)上,增加相位值調(diào)整相位，得到第一同步時鐘；將所述第一同步時鐘作為所需同步時鐘L_clk輸出。需要說明的是，上述邊沿檢測同步器在進(jìn)行外部時鐘同步時，檢測外部時鐘的上升沿，進(jìn)而生成外部時鐘同步脈沖；在進(jìn)行內(nèi)部時鐘同步時，檢測內(nèi)部時鐘的上升沿，進(jìn)而生成內(nèi)部時鐘同步脈沖。上述本發(fā)明實施例公開的時鐘同步裝置以及射頻芯片電路，在射頻芯片復(fù)位和/或相應(yīng)模塊處于非工作的情況下，帶相位處理的計數(shù)器清零即停止工作，以降低射頻芯片的功耗；在接收到內(nèi)部時鐘同步脈沖或者外部時鐘同步脈沖的情況下，根據(jù)具體情況以內(nèi)部或外部時鐘的上升沿為基準(zhǔn)調(diào)整相位，生成所需同步時鐘，以獲得正確的時鐘沿和數(shù)據(jù)的相位關(guān)系，使射頻芯片可以正確接收數(shù)據(jù)。同時，在未接收到內(nèi)部時鐘同步脈沖和外部時鐘同步脈沖的情況下，即不依賴內(nèi)部和外部參考時鐘的情況下，通過復(fù)用PLL電路使帶相位處理的計數(shù)器生成所需同步時鐘，從而實現(xiàn)低依賴性、低成本且低功耗的目的。實施例ニ在上述本發(fā)明實施例公開的時鐘同步裝置以及射頻芯片電路的基礎(chǔ)上，如圖3所示，本發(fā)明實施例還對應(yīng)公開了ー種時鐘同步的方法，主要包括以下步驟
步驟S101，上電，判斷當(dāng)前射頻芯片是否處于復(fù)位狀態(tài)，如果是，則使帶相位處理的計數(shù)器清零；如果否，則執(zhí)行步驟S102。步驟S102，判斷相應(yīng)模塊是否處于非工作狀態(tài)，如果是，則使帶相位處理的計數(shù)器清零；如果否，則執(zhí)行步驟S103。其中，相應(yīng)模塊一般是指射頻芯片中的發(fā)射模塊。步驟S103，判斷所述帶相位處理的計數(shù)器是否接收到啟動工作的脈沖信號，如果是，所述帶相位處理的計數(shù)器對接收的鎖相環(huán)PLL電路生成的高頻時鐘進(jìn)行分頻，同時調(diào)整初始相位，生成第一同步時鐘作為所需的同步時鐘輸出，其中，在進(jìn)行初始相位調(diào)整的過中，將需生成時鐘L_clk的相位值tx_cnt賦值為相位調(diào)整值offsetl，依據(jù)該相位調(diào)整值offsetl進(jìn)行初始相位的調(diào)整。如果否，則執(zhí)行S104。步驟S104，判斷所述帶相位處理的計數(shù)器是否接收到內(nèi)部時鐘同步脈沖；如果是，則所述帶相位處理的計數(shù)器則以內(nèi)部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整，生成第二同步時鐘作為所需同步時鐘輸出，其中，進(jìn)行相位調(diào)整的過程為，將需生成時鐘L_clk的相位值tx_cnt賦值為內(nèi)部時鐘的相位值mclk_cnt減去所需同步的兩個H_clk時鐘再加上相位調(diào)整值offset_2 ;如果否，則執(zhí)行步驟S105。步驟S105，判斷所述帶相位處理的計數(shù)器是否接收到外部時鐘同步脈沖，如果是，則所述帶相位處理的計數(shù)器則依據(jù)檢測到的外部時鐘的上升沿進(jìn)行相位調(diào)整，生成第三同步時鐘作為所需同步時鐘輸出，其中，進(jìn)行相位調(diào)整的過程為，將需生成時鐘L_clk的相位值tx_cnt賦值為127_4+offset_delay ;如果否，則執(zhí)行步驟S106。步驟S106，所述帶相位處理的計數(shù)器進(jìn)行循環(huán)計數(shù)。具體為以接收的PLL電路生成的高頻時鐘H_clk的上升沿為基準(zhǔn)對tx_cnt進(jìn)行減I運(yùn)算。tx_cnt的結(jié)果用于生成所需的同步時鐘L_clk。在上述本發(fā)明實施例公開的步驟SlOl 步驟S106中，高速時鐘H_clk的時鐘頻率為同步時鐘L_clk的N倍，該N大于或等于3 ;或者，高速時鐘H_clk的時鐘頻率為生成的同步時鐘L_clk的公倍數(shù)。需要說明的是，上述步驟S104的具體過程包括首先，所述帶相位處理的計數(shù)器接收循環(huán)計數(shù)器發(fā)送的內(nèi)部工作基準(zhǔn)M_clk時鐘的相位值。具體為循環(huán)計數(shù)器接收PLL電路發(fā)送的高頻時鐘信號H_clk，并對其進(jìn)行分頻，生成內(nèi)部時鐘M_clk ;將其計數(shù)值mclk_cnt作為內(nèi)部時鐘M_clk的相位值。其次，在所述內(nèi)部時鐘M_clk的相位值基礎(chǔ)上減去同步上升沿所需的兩個H_clk時鐘的基礎(chǔ)上(mclk_cnt-2)，增加相位值調(diào)整相位，得到所需同步時鐘的初始相位；
最后，將進(jìn)行初始相位調(diào)整后的生成的第二同步時鐘作為所需同步時鐘信號L_elk輸出。其中，所述相位值可為正值或負(fù)值，最大值為所述PLL電路產(chǎn)生高頻時鐘信號H_elk時的目標(biāo)頻率周期的一半，所述目標(biāo)頻率周期為所述PLL產(chǎn)生的高頻時鐘頻率和目標(biāo)頻率的比值。上述步驟S105的具體過程為首先，所述帶相位處理的計數(shù)器接收外部發(fā)送的外部時鐘F_clk，并經(jīng)由邊沿檢測同步器檢測所述外部時鐘F_clk的上升沿。
其次，獲取所述PLL電路產(chǎn)生高頻時鐘信號H_clk時的目標(biāo)頻率周期。其次，在所述目標(biāo)頻率周期數(shù)值減去同步過程中所需的高頻時鐘H_clk的數(shù)值的基礎(chǔ)上，増加相位值調(diào)整相位，得到以所述外部時鐘F_clk上升沿為基準(zhǔn)的所需同步時鐘的初始相位。最后，將進(jìn)行初始相位調(diào)整后生成的第三同步時鐘作為所需同步時鐘L_clk輸出。其中，所述目標(biāo)頻率周期為所述PLL電路產(chǎn)生的高頻時鐘H_clk的頻率與目標(biāo)頻率的比值；所述相位值可為正值或負(fù)值，最大值為所述目標(biāo)頻率周期的一半；同步過程中所需的高頻時鐘的數(shù)值為4。
步驟S106中，還可以包括將所述tx_cnt生成的同步時鐘延遲ー拍后作為所需同步時鐘L_clk輸出。針對上述過程舉例進(jìn)行說明，當(dāng)高速時鐘H_clk的頻率為491. 52MHz,目標(biāo)頻率為3.84MHz。目標(biāo)頻率周期為128(表示為0 127)，半個目標(biāo)頻率周期為64。相位值最大可調(diào)整為+64或-64?？蛇x的同步時鐘信號L_clk的頻率為61. 44MHz、46. 08MHz、23. 04MHz、30. 72MHz 和 3. 84MHz。對應(yīng)的 N 值分別為 8、12、6、16 和 128。在上述本發(fā)明實施例公開的時鐘同步方法的基礎(chǔ)上，帶相位處理的計數(shù)器相位調(diào)整的verilog描述語句可以為
always (cv, (po sedge H elk or negedge rst n) if(! rst_n)//芯片處于復(fù)位狀態(tài)則清零
tx cnt く= rV d0; //清零 else if ( ~tx_on) //發(fā)射模塊為非工作狀態(tài) tx cnt <= 75 d0; //清零 else if (tx_on_pos) //發(fā)射啟動時 txcnt く= offsetl; //調(diào)整相位 else if (tx to mclk) //同步內(nèi)部時鐘脈沖
tx cnt く= mclk cnt -2 + offset2; //根據(jù)內(nèi)部時鐘當(dāng)前相位調(diào)整else if (tx—to—fclk) //同步外部時鐘同步脈沖txcnt <= 127-4 +offsetdelay; //調(diào)整相位else//否則計數(shù)減一
tx cnt <= tx cnt-.l;L_clk生成電路的verilog描述語句如下always @ (po sedge H clk or negedge rst—n) if(! rst_n)//復(fù)位狀態(tài)則清零
Lclk く= O;
else //127-64為高電平，63-0為低電平 Lclk く= tx_cnt[6];上述本發(fā)明該實施例公開的時鐘同步方法其硬件承載部分為上述公開的時鐘同步裝置，兩者具體執(zhí)行過程相同可相互參見。在實際應(yīng)用中，應(yīng)用上述本發(fā)明公開的實施例中公開的方法和裝置進(jìn)行時鐘同步的過程中，可以根據(jù)需要選擇是進(jìn)行內(nèi)部時鐘同歩，還是進(jìn)行外部時鐘同歩，還是對外部和內(nèi)部都不進(jìn)行考慮，自主生成同步時鐘。需要說明的是，毎次應(yīng)用僅能選擇ー種情況進(jìn)行時鐘同步。綜上所述，本發(fā)明上述實施例公開的ー種時鐘同步方法、裝置及具有該裝置的射頻芯片電路，通過在射頻芯片復(fù)位和/或相應(yīng)模塊不工作的情況下，使帶相位處理的計數(shù)器清零即停止工作，以降低射頻芯片的功耗；生成同步時鐘信號在接收到內(nèi)部時鐘同步脈沖時，其相位可根據(jù)內(nèi)部時鐘調(diào)整；該同步時鐘在接收到外部時鐘同步脈沖時，其相位可根據(jù)外部時鐘調(diào)整；同時，在未接收到內(nèi)部時鐘同步脈沖和外部時鐘同步脈沖的情況下，即不依賴內(nèi)部，也不依賴外部參考時鐘的情況下，也可生成相位可調(diào)的生成同步時鐘。相位可調(diào)確保了時鐘沿和數(shù)據(jù)的相位關(guān)系，使射頻芯片可以正確接收數(shù)據(jù)。通過上述本發(fā)明公開的方法能夠?qū)崿F(xiàn)低依賴性、低成本且低功耗的目的。以上僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。結(jié)合本文中所公開的實施例描述的方法或算法的步驟可以直接用硬件、處理器執(zhí)行的軟件模塊，或者二者的結(jié)合來實施。軟件模塊可以置于隨機(jī)存儲器(RAM)、內(nèi)存、只讀存儲器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、CD-ROM、或技術(shù)領(lǐng)域內(nèi)所公知的任意其它形式的存儲介質(zhì)中。
對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。
權(quán)利要求
1.一種時鐘同步的方法，其特征在于，包括 當(dāng)射頻芯片處于復(fù)位狀態(tài)或相應(yīng)模塊為非工作狀態(tài)時，使帶相位處理的計數(shù)器清零；當(dāng)所述帶相位處理的計數(shù)器接收到啟動工作的信號時，所述帶相位處理的計數(shù)器對接收的鎖相環(huán)PLL電路生成的高頻時鐘進(jìn)行分頻，并調(diào)整初始相位,生成第一同步時鐘作為所需的同步時鐘輸出； 在工作過程中實時判斷所述帶相位處理的計數(shù)器是否接收到內(nèi)部時鐘同步脈沖；如果是，所述帶相位處理的計數(shù)器則以內(nèi)部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整，生成第二同步時鐘作為所需同步時鐘輸出； 如果否，判斷所述帶相位處理的計數(shù)器是否接收到外部時鐘同步脈沖，如果是，所述帶相位處理的計數(shù)器則依據(jù)檢測到的外部時鐘的上升沿進(jìn)行相位調(diào)整，生成第三同步時鐘信號作為所需同步時鐘輸出。
2.根據(jù)權(quán)利要求I所述的方法，其特征在于，所述帶相位處理的計數(shù)器以內(nèi)部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整，生成第二同步時鐘作為同步時鐘輸出的具體過程包括 所述帶相位處理的計數(shù)器接收循環(huán)計數(shù)器發(fā)送的內(nèi)部時鐘的當(dāng)前計數(shù)值； 在所述內(nèi)部時鐘的當(dāng)前計數(shù)值減去所需同步的兩個時鐘的基礎(chǔ)上，増加相位值調(diào)整相位，得到與所述內(nèi)部時鐘的上升沿為基準(zhǔn)調(diào)整的第二同步時鐘；將所述第二同步時鐘作為所需同步時鐘輸出； 其中，所述相位值可為正值或負(fù)值，最大值為所述PLL電路產(chǎn)生高頻時鐘時的目標(biāo)頻率周期的一半，所述目標(biāo)頻率周期為所述PLL產(chǎn)生的高頻時鐘頻率和目標(biāo)頻率的比值。
3.根據(jù)權(quán)利要求I所述的電路，其特征在于，所述帶相位處理的計數(shù)器依據(jù)檢測到的外部時鐘的上升沿進(jìn)行相位調(diào)整，生成第三同步時鐘作為所需同步時鐘輸出的具體過程包括 所述帶相位處理的計數(shù)器接收外部發(fā)送的外部時鐘，并經(jīng)由邊沿檢測同步器檢測外部時鐘的上升沿； 獲取所述PLL電路產(chǎn)生高頻時鐘時的目標(biāo)頻率周期； 在所述目標(biāo)頻率周期數(shù)值減去同步過程中所需的高頻時鐘的數(shù)值基礎(chǔ)上，増加相位值調(diào)整相位，得到與所述外部時鐘的上升沿為基準(zhǔn)調(diào)整的第三同步時鐘； 將所述第三同步時鐘作為所需同步時鐘輸出； 其中，所述目標(biāo)頻率周期為所述PLL電路產(chǎn)生的時鐘的頻率與目標(biāo)頻率的比值；所述相位值可為正值或負(fù)值，最大值為所述目標(biāo)頻率周期的一半；同步過程中所需的高頻時鐘的數(shù)值為4。
4.根據(jù)權(quán)利要求I所述的電路，其特征在于，所述帶相位處理的計數(shù)器無需以內(nèi)部時鐘的上升沿或外部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整時，生成第一同步時鐘作為所需同步時鐘輸出的具體過程包括 獲取所述PLL產(chǎn)生高頻時鐘時的目標(biāo)頻率周期； 在所述目標(biāo)頻率周期數(shù)值的基礎(chǔ)上，増加相位值調(diào)整相位，得到第一同步時鐘； 將所述第一同步時鐘作為所需同步時鐘輸出。
5.根據(jù)權(quán)利要求I 4中任意一項所述的電路，其特征在于，所述PLL電路生成的高頻時鐘，其頻率高于所需同步時鐘N倍的時鐘；其中，N大于或等于3 ;或者，所述PLL電路產(chǎn)生的高頻時鐘的頻率為所需同步時鐘的頻率的公倍數(shù)。
6.ー種時鐘同步裝置，其特征在于，包括帶相位處理的計數(shù)器，與所述帶相位處理的計數(shù)器連接的循環(huán)計數(shù)器，以及連接所述帶相位處理的計數(shù)器和所述循環(huán)計數(shù)器的鎖相環(huán)PLL電路； 所述PLL電路，用于產(chǎn)生高頻時鐘； 所述循環(huán)計數(shù)器，用于將接收的所述PLL電路產(chǎn)生的高頻時鐘進(jìn)行分頻，生成內(nèi)部時鐘；并向帶相位處理的計數(shù)器提供內(nèi)部時鐘的相位計數(shù)值； 所述帶相位處理的計數(shù)器，用于當(dāng)射頻芯片處于復(fù)位狀態(tài)或相應(yīng)模塊處于非工作狀態(tài)時，停止工作；當(dāng)接收到啟動工作的信號吋，對接收的鎖相環(huán)PLL電路生成的高頻時鐘進(jìn)行分頻，初始相位可調(diào)，生成第一同步時鐘作為所需的同步時鐘輸出；以及在工作過程中實時判斷是否接收到內(nèi)部時鐘同步脈沖； 如果是，則以內(nèi)部時鐘的上升沿為基準(zhǔn)進(jìn)行相位調(diào)整，生成以所述內(nèi)部時鐘的上升沿為基準(zhǔn)調(diào)整的第二同步時鐘作為所需同步時鐘輸出； 如果否，再判斷是否接收到外部時鐘同步脈沖，如果是，則依據(jù)檢測到的外部時鐘的上升沿進(jìn)行相位調(diào)整，生成以所述外部時鐘的上升沿為基準(zhǔn)調(diào)整的第三同步時鐘作為所需同步時鐘輸出。
7.根據(jù)權(quán)利要求6所述的裝置，其特征在干，當(dāng)所述帶相位處理的計數(shù)器接收到內(nèi)部時鐘同步脈沖時 所述帶相位處理的計數(shù)器，用于接收循環(huán)計數(shù)器發(fā)送的內(nèi)部時鐘的當(dāng)前計數(shù)值，在所述內(nèi)部時鐘的當(dāng)前計數(shù)值減去所需同步的兩個時鐘的基礎(chǔ)上，増加相位值調(diào)整相位，將得到以所述內(nèi)部時鐘的上升沿為基準(zhǔn)調(diào)整的第二同步時鐘作為所需同步時鐘輸出； 其中，所述相位值可為正值或負(fù)值，最大值為所述PLL電路產(chǎn)生高頻時鐘時的目標(biāo)頻率周期的一半，所述目標(biāo)頻率周期為所述PLL產(chǎn)生的高頻時鐘頻率和目標(biāo)頻率的比值。
8.根據(jù)權(quán)利要求6所述的裝置，其特征在干，當(dāng)所述帶相位處理的計數(shù)器接收到外部時鐘同步脈沖時 所述帶相位處理的計數(shù)器，用于獲取所述PLL電路產(chǎn)生高頻時鐘時的目標(biāo)頻率周期；在所述目標(biāo)頻率周期數(shù)值減去同步過程中所需的高頻時鐘的數(shù)值基礎(chǔ)上，増加相位值調(diào)整相位，將得到的以所述外部時鐘上升沿為基準(zhǔn)調(diào)整的第三同步時鐘作為所需同步時鐘輸出； 其中，所述外部時鐘的上升沿信息經(jīng)由邊沿檢測同步器獲??；所述目標(biāo)頻率周期為所述PLL電路產(chǎn)生的時鐘的頻率與目標(biāo)頻率的比值；所述相位值可為正值或負(fù)值，最大值為所述目標(biāo)頻率周期的一半；同步過程中所需的高頻時鐘的數(shù)值為4 ； 或者，將所述第二同步時鐘延遲ー拍后作為所需同步時鐘輸出。
9.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述PLL電路生成的高頻時鐘，其為頻率高于所需同步時鐘N倍的時鐘；其中，N大于或等于3 ; 或者，所述PLL電路產(chǎn)生的高頻時鐘的頻率為所需同步時鐘的頻率的公倍數(shù)。
10.一種射頻芯片電路，其特征在于，包括時鐘同步裝置和邊沿檢測同步器； 所述時鐘同步裝置為權(quán)利要求6 9中任意ー項所述的時鐘同步裝置； 所述邊沿檢測同步器，用于當(dāng)進(jìn)行外部時鐘同步時，檢測外部時鐘的上升沿，進(jìn)而生成外部時鐘同步脈沖； 當(dāng)進(jìn)行內(nèi)部時鐘同步時，檢測內(nèi)部時鐘的上升沿,進(jìn)而生成內(nèi)部時鐘同步脈沖。
全文摘要
本發(fā)明公開了一種時鐘同步方法、裝置及具有該裝置的射頻芯片電路，其方法為在射頻芯片復(fù)位和發(fā)射電路不工作時，使帶相位處理的計數(shù)器清零，生成同步時鐘為0電平以降低射頻芯片的功耗；該同步時鐘在接收到內(nèi)部時鐘同步脈沖時，其相位根據(jù)內(nèi)部時鐘上升沿調(diào)整；該同步時鐘在接收到外部時鐘同步脈沖時，其相位根據(jù)外部時鐘上升沿調(diào)整；同時，在未接收到內(nèi)部或外部時鐘同步脈沖的情況下，也可通過復(fù)用PLL電路使帶相位處理的計數(shù)器生成相位可調(diào)的生成同步時鐘。相位可調(diào)確保了時鐘沿和數(shù)據(jù)的相位關(guān)系，使射頻芯片可以正確接收需發(fā)射的數(shù)據(jù)，通過上述本發(fā)明公開的方法能夠?qū)崿F(xiàn)低依賴性、低成本且低功耗的目的。
文檔編號H03L7/06GK102624382SQ20121009000
公開日2012年8月1日 申請日期2012年3月29日 優(yōu)先權(quán)日2012年3月29日
發(fā)明者葉暉, 李志俊, 梁曉峰, 羅偉良, 鄭衛(wèi)國 申請人:廣州市廣晟微電子有限公司