專利名稱：一種冗余控制的全差分?jǐn)?shù)模轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種冗余控制的全差分?jǐn)?shù)模轉(zhuǎn)換器。
背景技術(shù)：
DAC(數(shù)模轉(zhuǎn)換器)在芯片中完成數(shù)字輸入到模擬輸出的轉(zhuǎn)換。在普通的DAC里，由于単位元器件(例如電流源，電阻，電容等)在生產(chǎn)過程中的差異，造成了 DAC輸入的數(shù)字碼和輸出的模擬信號之間的非線性。為了減小単位元器件之間的差異，通常需要通過增大元器件面積的形式來實(shí)現(xiàn)。但是在集成電路不斷向高集成度發(fā)展的今天，使用過大的元器件面積往往不是很現(xiàn)實(shí)。為了解決上述問題，最近幾年出現(xiàn)了一種DEM(Dynamic ElementMatching)的技木。這種技木通過隨機(jī)地選取単位元器件來產(chǎn)生輸出信號，從而使単位元器件不匹配所引起的誤差轉(zhuǎn)換成白噪聲。這種技術(shù)總體來說是利用數(shù)字的邏輯控制，來實(shí)現(xiàn)消除模擬器件之間的不匹配。由于集成電路エ藝尺寸越來越小，作為DEM的數(shù)字模塊將占用越來越小的面積。而通過DEM技術(shù)，降低了對DAC中模擬模塊之間匹配度的要求，也同樣可以在不影響輸出精度的情況下縮小模擬模塊的面積。從而實(shí)現(xiàn)芯片的高集成度。但現(xiàn)在存在的DEM DAC電路，為了使元器件失配造成的誤差轉(zhuǎn)化為隨機(jī)噪聲，加入了部分冗余，但這部分冗余是的DAC的正負(fù)兩端輸出電平不對稱，無法實(shí)現(xiàn)全差分輸出。這樣不僅使DAC的輸出幅度減半，而且使電路容易受到共模噪聲的干擾。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種結(jié)構(gòu)合理，使DAC在消除失培誤差的基礎(chǔ)上得到全差分輸出信號的冗余控制的全差分?jǐn)?shù)模轉(zhuǎn)換器。本發(fā)明的技術(shù)解決方案是—種冗余控制的全差分?jǐn)?shù)模轉(zhuǎn)換器，其特征是包括多級邏輯控制模塊，多級邏輯控制模塊的最后一級控制模塊將信號輸出給輸出控制模塊，輸出控制模塊向電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器輸出信號，控制電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器向正輸出端輸出電流或者向負(fù)輸出端輸出電流。邏輯控制模塊包括向兩個(gè)下一級邏輯控制模塊輸出信號的第一類邏輯控制模塊、同時(shí)向ニ個(gè)下ー級邏輯控制模塊或ニ個(gè)下ー級電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器輸出信號的第二類邏輯控制模塊及向三個(gè)下ー級電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器輸出信號的第三類邏輯控制模塊。第一類邏輯控制模塊包括一個(gè)接收輸入控制端信號Xka [n]和一個(gè)控制信號1+Sk,iW的加法器，加法器與一個(gè)向下一級輸出信號的乘法器連接，當(dāng)輸入控制端信號為偶數(shù)時(shí)，控制信號的SkJn]隨機(jī)地取I或者-1，而當(dāng)輸入控制端信號為奇數(shù)時(shí)，控制信號的Sk,Jn]取0，這樣得到的輸出作為下ー級的輸入；第二類邏輯控制模塊包括ニ個(gè)并聯(lián)的加法器，ニ個(gè)加法器分別與ー個(gè)向下一級輸出信號的乘法器連接，ニ個(gè)加法器均同時(shí)接收ー個(gè)接收輸入控制端信號Xk, Jn]和一個(gè)控制信號Su [n]，當(dāng)輸入控制端信號為奇數(shù)時(shí)，控制信號Sk, Jn]隨機(jī)地取I或者-1，而當(dāng)控制端信號為偶數(shù)時(shí)，控制信號Sk,Jn]取O，這樣得到的輸出作為下ー級的輸入；第三類輯控制模塊包括ニ個(gè)并聯(lián)的加法器，ニ個(gè)加法器分別與ー個(gè)乘法器連接，ニ個(gè)加法器均同時(shí)接收一個(gè)接收輸入控制端信號Xl,Jn]和一個(gè)控制信號S1, Jn]，當(dāng)輸入控制端信號為奇數(shù)時(shí)，控制信號S1Jn]隨機(jī)地取I或者-1，而當(dāng)控制端信號為偶數(shù)時(shí)，控制信號Su[n]取O，ニ個(gè)乘法器向多路選擇器輸入信號yl、y3，多路選擇器另有一個(gè)恒為I的輸入信號y2,多路選擇器還接收ニ個(gè)控制信號bl、b2的輸入,多路選擇器輸出三路信號zl、z2、z3，其中控制信號Id1和b2的值是通過ー個(gè)狀態(tài)機(jī)在00、01和10三個(gè)狀態(tài)間循環(huán)。本發(fā)明結(jié)構(gòu)合理，使DAC在消除適配誤差的基礎(chǔ)上得到全差分的輸出信號。另外，本發(fā)明的冗余控制電路，配合數(shù)字邏輯控制，可以有效地消除輸出信號毛刺，使得DAC可以應(yīng)用在聞?lì)l。本發(fā)明的創(chuàng)新點(diǎn)主要體現(xiàn)在以下幾個(gè)方面I)在不改變控制電路主架構(gòu)的情況下，可以通過改變邏輯控制，使電路工作在消除失配模式或者消除毛刺模式。2)在消除失配模式下，不僅能有效地消除器件失配帶來的誤差，通過額外増加了輸出電流源的冗余度，可以實(shí)現(xiàn)了全差分輸出。3)在消除毛刺模式下，利用控制模塊加入的額外的冗余度，可以使輸入信號變化吋，輸出控制邏輯的開關(guān)變化數(shù)目最小化，從而實(shí)現(xiàn)消除毛刺的功能。


下面結(jié)合附圖和實(shí)施例對本發(fā)明作進(jìn)ー步說明。圖I是本發(fā)明一個(gè)實(shí)施例的數(shù)字邏輯控制原理圖。圖2是第一類邏輯控制模塊的結(jié)構(gòu)示意圖。圖3是第二類邏輯控制模塊的結(jié)構(gòu)示意圖。圖4是第三類邏輯控制模塊的結(jié)構(gòu)示意圖。圖5是受c (I) c (24)控制的電流舵DAC結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面以ー個(gè)Sbit的DAC為例，結(jié)合電路的原理圖對本次發(fā)明提出的工作在默認(rèn)模式，即消除失配模式下的高速、全差分、高線性度的DAC技術(shù)做ー個(gè)詳細(xì)的敘述。本發(fā)明的數(shù)字控制邏輯原理I所示；圖中，も,，是邏輯控制模塊，具體結(jié)構(gòu)和功能下面將做詳細(xì)的說明。c(l) c(24)是輸出控制模塊，他們通過輸出I或者0，控制電流舵DAC向正輸出端輸出電流或者向負(fù)輸出端輸出電流(電流舵DAC的結(jié)構(gòu)及功能詳見圖5)。其中，c (I) c (3)控制的電流舵權(quán)重為I, c (4) c (6)控制的電流舵權(quán)重為2, c (7) c (9)控制的電流舵權(quán)重為4，C(IO) c (12)控制的電流舵權(quán)重為8，c (13) c(15)控制的電流舵權(quán)重為16，c (16) c (24)控制的電流舵權(quán)重為32。邏輯控制模塊按照結(jié)構(gòu)和功能可以分為以下三類其中，邏輯控制模塊S8,p S7a, S6,p S5,p S4a采用圖2中的邏輯結(jié)構(gòu)來實(shí)現(xiàn)。當(dāng)輸入控制端信號為偶數(shù)吋，圖2中的SkJn]隨機(jī)地取I或者-1，而當(dāng)控制端信號為奇數(shù)吋，圖2中的Ska[n]取O。這樣得到的輸出作為下ー級的輸入。
邏輯控制模塊S3,p S2,p S2,2、S1^S1,8、Sli9采用圖3中的邏輯結(jié)構(gòu)來實(shí)現(xiàn)。當(dāng)輸入控制端信號為奇數(shù)時(shí)，圖中的Sk, Jn]隨機(jī)地取I或者-1，而當(dāng)控制端信號為偶數(shù)時(shí)，下圖中的Sk,Jn]取O。這樣得到的輸出作為下ー級的輸入。最后，邏輯控制模塊S1,p Slj2, S1,3、Slj4, S1,5、Sw采用了圖4中所示的結(jié)構(gòu)。和圖3中的結(jié)構(gòu)比較類似，當(dāng)輸入控制端信號為奇數(shù)吋，圖中的S1Jn]隨機(jī)地取I或者-1，而當(dāng)控制端信號為偶數(shù)吋，圖4中的S1Jn]取O。和圖3中結(jié)構(gòu)不同的是，圖4中的結(jié)構(gòu)有3個(gè)輸出端Zp z2、Z3O在這三個(gè)輸出中,有ー個(gè)輸出恒為“1”，這個(gè)恒定的輸出通過控制電流舵DAC，使相應(yīng)的電流流向DAC的正向輸出端，以彌補(bǔ)DEM算法中造成的正負(fù)端輸出不對稱，從而實(shí)現(xiàn)全差分輸出。圖中的Y1和y3的2個(gè)由輸入信號Xl,r[n]和控制信號Sub]共同決定，而為“I”。y:、y2、通過MUX與Zp z2、Z3相連。具體的連接方式受Id1和b2控制。具體的控制邏輯如下表I所示。其中bi和b2的值是通過ー個(gè)狀態(tài)機(jī)在00、01和10三個(gè)狀態(tài)間循環(huán)。表Iみ、z2、Z3與y2> y3的連接關(guān)系
權(quán)利要求
1.一種冗余控制的全差分?jǐn)?shù)模轉(zhuǎn)換器，其特征是包括多級邏輯控制模塊，多級邏輯控制模塊的最后一級控制模塊將信號輸出給輸出控制模塊，輸出控制模塊向電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器輸出信號，控制電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器向正輸出端輸出電流或者向負(fù)輸出端輸出電流。
2.根據(jù)權(quán)利要求I所述的冗余控制的全差分?jǐn)?shù)模轉(zhuǎn)換器，其特征是邏輯控制模塊包括向兩個(gè)下一級邏輯控制模塊輸出信號的第一類邏輯控制模塊、同時(shí)向ニ個(gè)下ー級邏輯控制模塊或ニ個(gè)下ー級電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器輸出信號的第二類邏輯控制模塊及向三個(gè)下一級電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器輸出信號的第三類邏輯控制模塊。
3.根據(jù)權(quán)利要求2所述的冗余控制的全差分?jǐn)?shù)模轉(zhuǎn)換器，其特征是第一類邏輯控制模塊包括一個(gè)接收輸入控制端信號Xu [n]和一個(gè)控制信號1+Ska[n]的加法器,加法器與一個(gè)向下一級輸出信號的乘法器連接，當(dāng)輸入控制端信號為偶數(shù)時(shí)，控制信號的Sk l [n]隨機(jī)地取I或者-1，而當(dāng)輸入控制端信號為奇數(shù)時(shí)，控制信號的Sk,Jn]取O，這樣得到的輸出作為下ー級的輸入；第二類邏輯控制模塊包括ニ個(gè)并聯(lián)的加法器，ニ個(gè)加法器分別與ー個(gè)向下一級輸出信號的乘法器連接，ニ個(gè)加法器均同時(shí)接收一個(gè)接收輸入控制端信號xk, r [n]和一個(gè)控制信號Su[n]，當(dāng)輸入控制端信號為奇數(shù)時(shí)，控制信號Sk, Jn]隨機(jī)地取I或者-1，而當(dāng)控制端信號為偶數(shù)時(shí)，控制信號SkJn]取O，這樣得到的輸出作為下ー級的輸入；第三類輯控制模塊包括ニ個(gè)并聯(lián)的加法器，ニ個(gè)加法器分別與ー個(gè)乘法器連接，ニ個(gè)加法器均同時(shí)接收一個(gè)接收輸入控制端信號X1Jn]和一個(gè)控制信號S1Jn]，當(dāng)輸入控制端信號為奇數(shù)時(shí)，控制信號Su[n]隨機(jī)地取I或者-1，而當(dāng)控制端信號為偶數(shù)時(shí)，控制信號S1Jn]取O，ニ個(gè)乘法器向多路選擇器輸入信號yl、y3，多路選擇器另有ー個(gè)恒為I的輸入信號y2，多路選擇器還接收ニ個(gè)控制信號bl、b2的輸入，多路選擇器輸出三路信號zl、z2、z3，其中控制信號ん和b2的值是通過ー個(gè)狀態(tài)機(jī)在00、01和10三個(gè)狀態(tài)間循環(huán)。
全文摘要
本發(fā)明公開了一種冗余控制的全差分?jǐn)?shù)模轉(zhuǎn)換器，包括多級邏輯控制模塊，多級邏輯控制模塊的最后一級控制模塊將信號輸出給輸出控制模塊，輸出控制模塊向電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器輸出信號，控制電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器向正輸出端輸出電流或者向負(fù)輸出端輸出電流。本發(fā)明結(jié)構(gòu)合理，使DAC在消除適配誤差的基礎(chǔ)上得到全差分的輸出信號。另外，本發(fā)明的冗余控制電路，配合數(shù)字邏輯控制，可以有效地消除輸出信號毛刺，使得DAC可以應(yīng)用在高頻。
文檔編號H03M1/66GK102624395SQ201210104050
公開日2012年8月1日 申請日期2012年4月9日 優(yōu)先權(quán)日2012年4月9日
發(fā)明者毛毳 申請人:南通博昊微電子有限公司