專利名稱：一種puf電路單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片PUF防偽技術(shù)領(lǐng)域，尤其是涉及ー種PUF電路單元。
背景技術(shù)：
2001年3月Pappu在《Physical One-Way Functions))中提出的物理不可克隆函數(shù)(Physical Unclonable Functions,簡稱PUF)具有卩隹一性和不可克隆性，可以被廣泛用來作為身份認證和防偽手段。集成芯片上采用PUF技術(shù)最早由麻省理工大學(xué)的Gassend等研究人員提出。PUF技術(shù)是ー種芯片領(lǐng)域的“生物特征”識別技術(shù)，也可以稱之為“芯片DNA”技術(shù)，其通過PUF電路提取芯片制造過程中不可避免產(chǎn)生的エ藝偏差(包括氧化層厚度，W/L和隨機離子參雜等因素)，生成無限多個、特有的密鑰，這些密鑰不可預(yù)測和安排，永久存 在，即使是芯片的制造商也無法仿制。PUF電路從芯片上動態(tài)提取這個芯片所特有的無限多的密鑰，這些密鑰可以廣泛的應(yīng)用于芯片的安全和防偽。PUF技術(shù)可以提高芯片和芯片系統(tǒng)的安全和可靠等級，在芯片安全防偽領(lǐng)域取得了廣泛的應(yīng)用。目前，芯片的PUF防偽技術(shù)中主要采用傳統(tǒng)的單端ロPUF電路。傳統(tǒng)的單端ロ PUF電路中的PUF電路單元主要采用Holcomb等提出的利用SRAM上電初始值實現(xiàn)PUF的電路結(jié)構(gòu)。如圖I所示，該PUF電路單元由交叉耦合反相器VI、第一 NMOS傳輸管Tl和第二 NMOS傳輸管T2構(gòu)成。交叉耦合反相器由兩個NMOS管和兩個PMOS管組成，第一 NMOS傳輸管Tl和第二 NMOS傳輸管T2與交叉耦合反相器的連接點0和
I為兩個狀態(tài)節(jié)點。當PUF電路單元沒有接電源的時候，兩個狀態(tài)節(jié)點都為00 ;當PUF電路
単元接通電源后，由于交叉耦合反相器存在不同的驅(qū)動能力，00不穩(wěn)定的狀態(tài)將過渡到穩(wěn)定的狀態(tài)10或01，11狀態(tài)為不穩(wěn)定狀態(tài)且不可到達。交叉耦合反相器的狀態(tài)由組成其的晶體管閾值電壓匹配情況決定，PUF電路單元產(chǎn)生的邏輯電平輸出對應(yīng)交叉耦合反相器隨機閾值Vt的エ藝偏差。該PUF電路單元主要利用指紋識別的方法來提取SRAM上電產(chǎn)生的物理指紋，從而有效地提取制造時的物理器件隨機的閾值電壓失配，并消除-Mds聲的干擾，
但是在第一 NMOS傳輸管Tl和第二 NMOS傳輸管T2都打開的情況下，Q和β兩個狀態(tài)節(jié)點
直接與外部電路導(dǎo)通，其邏輯狀態(tài)容易受到外部信號和噪聲的干擾，以致PUF電路單元噪聲容限較小，穩(wěn)定性較差。由于單端ロ PUF電路只具有ー個端ロ，毎次訪問只能輸出ー個密鑰，當需要輸出多個密鑰時，需要對其進行頻繁訪問，不但耗時而且會導(dǎo)致功耗增加。為此，多端ロ PUF電路的研究具有現(xiàn)實意義。但是當將上述PUF電路單元應(yīng)用于多端ロ PUF電路吋，隨著端口數(shù)的增加，該PUF電路單元的噪聲容限會越來越小，以致多端ロ PUF電路的輸出結(jié)果很容易受到噪聲的干擾，可靠性和準確性很低，芯片安全性能差。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種靜態(tài)噪聲容限高，穩(wěn)定性強的PUF電路單
J Li ο
本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為ー種PUF電路單元，包括第一NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔離反相器和第二隔離反相器，所述的第一 NMOS管的柵極和所述的第二 NMOS管的柵極連接，所述的第三NMOS管的柵極和所述的第四NMOS管的柵極連接，所述的第五NMOS管的柵極和所述的第六NMOS管的柵極連接，所述的第七NMOS管的柵極和所述的第八NMOS管的柵極連接，所述的第九NMOS管的柵極和所述的第十NMOS管的柵極連接，所述的第十一 NMOS管的柵極和所述的第十二 NMOS管的柵極連接，所述的第一 NMOS管的源極、所述的第三NMOS管的源極、所述的第一交叉耦合反相器的輸入端、所述的第二交叉耦合反相器的輸出端和所述的第一隔離反相器的輸入端并接，所述的第二 NMOS管的源極、所述的第四NMOS管的源極、所述的第一交叉耦合反相器的輸出端、所述的第二交叉耦合反相器的輸入端和所述的第二隔離反相器的輸入端并接，所述的第五NMOS管的源極、所述的第七NMOS管的源極、所述的第九NMOS管的源極、所述的第i^一 NMOS管的源極和所述的第一隔離反相器的輸出端并接，所述的第六NMOS管的源極、所述的第八NMOS管的源極、所述的第十NMOS管的源極、所述的第十二 NMOS管的源極和所述的第二隔離反相器的 輸出端并接。所述的第一隔離反相器由第一 PMOS管和第十三NMOS管組成，所述的第一 PMOS管的漏極連接電源端，所述的第十三NMOS管的源極連接接地端，所述的第一 PMOS管的源極和所述的第十三NMOS管的漏極并接且其公共連接端為所述的第一隔離反相器的輸出端，所述的第一 PMOS管的柵極和所述的第十三NMOS管的柵極并接且其公共連接端為所述的第一隔離反相器的輸入端，所述的第二隔離反相器的電路結(jié)構(gòu)與所述的第一隔離反相器的電路結(jié)構(gòu)相同。所述的第一隔離反相器由第十四NMOS管組成，所述的第十四NMOS管為隔離型的NMOS管，所述的第十四NMOS管的柵極為所述的第一隔離反相器的輸入端，所述的第十四NMOS管的漏極為所述的第一隔離反相器的輸出端，所述的第十四NMOS管的源極接地，所述的第二隔離反相器的電路結(jié)構(gòu)與所述的第一隔離反相器的電路結(jié)構(gòu)相同。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于通過設(shè)置第一隔離反相器和第二隔離反相器，第一隔離反相器的輸入端與第一交叉耦合反相器的輸入端和第二交叉耦合反相器的輸出端連接，第二隔離反相器的輸入端與第一交叉耦合反相器的輸出端和第二交叉耦合反相器的輸入端連接，當?shù)谝桓綦x反相器和第二隔離反相器放電時，不會影響第一隔離反相器的輸入端的電位和第二隔離反相器的輸入端的電位，即不會對第一交叉耦合反相器和第二交叉耦合反相器的制造エ藝偏差導(dǎo)致的不同驅(qū)動能力造成影響，提高了 PUF電路單元的靜態(tài)噪聲容限和穩(wěn)定性；
當?shù)谝桓綦x反相器由第十四NMOS管組成，第十四NMOS管為隔離型的NMOS管，第十四NMOS管的柵極為第一隔離反相器的輸入端，第十四NMOS管的漏極為第一隔離反相器的輸出端，第十四NMOS管的源極接地，第二隔離反相器的電路結(jié)構(gòu)與第一隔離反相器的電路結(jié)構(gòu)相同時，可以減少第一隔離反相器和第二隔離反相器中的晶體管數(shù)目，節(jié)省芯片面積，降低成本。


圖I為現(xiàn)有技術(shù)中的PUF電路單元的電路 圖2為本發(fā)明的ー種PUF電路單元的電路 圖3為本發(fā)明的第一隔離反相器或者第二隔離反相器的電路 圖4為本發(fā)明的第一狀態(tài)節(jié)點和第一互補狀態(tài)節(jié)點的邏輯 圖5為本發(fā)明在不同起始點的蒙特卡洛仿真圖。
具體實施例方式以下結(jié)合附圖實施例對本發(fā)明作進ー步詳細描述。
如圖2所示，ー種PUF電路單元，包括第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第^^一 NMOS管Nil、第十二 NMOS管N12、第一交叉耦合反相器Inv1、第二交叉稱合反相器Inv2、第一隔離反相器Inv3和第二隔離反相器Inv4,第一NMOS管NI的柵極和第二 NMOS管N2的柵極連接，第三NMOS管N3的柵極和第四NMOS管N4的柵極連接，第五NMOS管N5的柵極和第六NMOS管N6的柵極連接，第七NMOS管N7的柵極和第八NMOS管N8的柵極連接，第九NMOS管N9的柵極和第十NMOS管NlO的柵極連接，第i^一 NMOS管Nll的柵極和第十二 NMOS管N12的柵極連接，第一 NMOS管NI的源極、第三NMOS管N3的源極、第一交叉耦合反相器Inv1的輸入端、第二交叉耦合反相器Inv2的輸出端和第一隔離反相器Inv3的輸入端并接于第一狀態(tài)節(jié)點八第二 NMOS管N2的源極、第四NMOS-M的源極、第一交叉耦合反相器Inv1的輸出端、第二交叉耦合反相器Inv2的輸入端和第二隔離反相器Inv4的輸入端并接與第一互補狀態(tài)節(jié)點F，第五NMOS管N5的源極、第七NMOS管N7的源極、第九NMOS管N9的源極、第i^一 NMOS管Nll的源極和第一隔離反相器Inv3的輸出端并接于第二狀態(tài)節(jié)點#，第六NMOS管N6的源極、第八匪OS管N8的源極、第十NMOS管NlO的源極、第十二 NMOS管N12的源極和第二隔離反相器Inv4的輸出端并接于第二互補狀態(tài)節(jié)點及。如圖3所示，本發(fā)明的第一隔離反相器Inv3可以由第一 PMOS管Pl和第十三NMOS管N13組成，第一 PMOS管Pl的漏極連接電源端，第十三NMOS管N13的源極連接接地端，第一 PMOS管Pl的源極與第十三NMOS管N13的漏極并接且其公共連接端為第一隔離反相器Inv3的輸出端，第一 PMOS管Pl的柵極和第十三NMOS管N13的柵極并接且其公共連接端為第一隔離反相器Inv3的輸入端，第二隔離反相器Inv4的電路結(jié)構(gòu)與第一隔離反相器Inv3的電路結(jié)構(gòu)相同。本發(fā)明的第一隔離反相器Inv3也可以由第十四NMOS管N14組成，第十四NMOS管N14為隔離型的NMOS管，第十四NMOS管N14的柵極為第一隔離反相器Inv3的輸入端，第十四NMOS-NH的漏極為第一隔離反相器Inv3的輸出端，第十四NMOS-NH的源極接地，第二隔離反相器Inv4的電路結(jié)構(gòu)與第一隔離反相器Inv4的電路結(jié)構(gòu)相同。當本發(fā)明應(yīng)用于單端ロ PUF電路或者多端ロ PUF電路中時，PUF電路中設(shè)置有譯碼電路模塊，本發(fā)明的PUF電路單元與譯碼電路模塊連接，譯碼電路模塊中設(shè)置有多個寫字線、寫位線、讀字線、互補讀字線、讀位線和互補讀位線。第一 NMOS管NI的漏極用于連接譯碼電路模塊的第一寫位線WBLl，第二 NMOS管N2的漏極用于連接譯碼電路模塊的第一互補寫位線_El，第三NMOS管N3的漏極用于連接譯碼電路模塊的第二寫位線WBL2,第四NMOS管N4的漏極用于連接譯碼電路模塊的第二互補寫位線_2 ,第五NMOS管N5的漏極用于連接譯碼電路模塊的第一讀位線紀見7，第六NMOS管N6的漏極用于連接譯碼電路模塊的第ー互補讀位線被尤1 ,第七NMOS管N7的漏極用于連接譯碼電路模塊的第二讀位線似 ム ，第八NMOS管N8的漏極用于連接譯碼電路模塊的第二互補讀位線Μ 2 ,第九NMOS管N9的漏極用于連接譯碼電路模塊的第三讀位線似，第十NMOS管NlO的漏極用于連接譯碼電路模塊的第三互補讀位線，第十一 NMOS管Nll的漏極用于連接譯碼電路模塊的第四讀位線似 ZA第十二 NMOS管N12的漏極用于連接譯碼電路模塊的第三互補讀位線Μ 4，第一NMOS管NI的柵極和第二 NMOS管N2的柵極用于連接譯碼電路模塊的第一寫字線皿2，第三NMOS管N3的柵極和第四NMOS管N4的柵極用于連接譯碼電路模塊的第二寫字線勝ム ，第五NMOS管N5的柵極和第六NMOS管N6的柵極用于連接譯碼電路模塊的第一讀字線ガF(xiàn)Z7，第七NMOS管N7的柵極和第八NMOS管N8的柵極用于連接譯碼電路模塊的第二讀字線，第九NMOS管N9的柵極和第十NMOS管NlO的柵極用于連接譯碼電路模塊的第三讀字線狐3， 第十一 NMOS管Nll的柵極和第十二 NMOS管N12的柵極用于連接譯碼電路模塊的第四讀字致 RWL4。本發(fā)明的工作原理為當PUF電路單元沒有接電源的時候，第一狀態(tài)節(jié)點/^和第一互補狀態(tài)節(jié)點F都為00 (00表示不穩(wěn)定狀態(tài))；當PUF電路單元接通電源后，由于IC制造過程中的エ藝偏差，第一交叉耦合反相器Inv1和第二交叉耦合反相器Inv2存在不同的驅(qū)動能力，第一狀態(tài)節(jié)點/7和第一互補狀態(tài)節(jié)點F將由不穩(wěn)定的狀態(tài)00將過渡到穩(wěn)定的狀態(tài)10或01 (11狀態(tài)為不穩(wěn)定狀態(tài)，不可能到達);而當譯碼電路模塊的讀位線(第一讀位線皿I、第二讀位線臟2、第三讀位線皿3和第四讀位線皿4 )通過第ニ狀態(tài)節(jié)點M放電時，其放電過程不影響第一狀態(tài)節(jié)點P的電位，當譯碼電路模塊的互補讀位線(第一互補讀位線胃I、第二互補讀位線、第三互補讀位線_3和第四互補讀位線皿4 )通過第ニ互補狀態(tài)節(jié)點；?。糠烹姇r，其放電過程不影響第一互補狀態(tài)節(jié)點;？電位。本發(fā)明的PUF電路單元中第一狀態(tài)節(jié)點P和第一互補狀態(tài)節(jié)點F不用直接與外部電路導(dǎo)通，其邏輯狀態(tài)不會容易受到外部信號和噪聲的干擾，因此本發(fā)明噪聲容限較大，穩(wěn)定性好。圖4為本發(fā)明的第一狀態(tài)節(jié)點產(chǎn)和第一互補狀態(tài)節(jié)點F的邏輯圖；其中PF的穩(wěn)定狀態(tài)10表示邏輯值1，P P的穩(wěn)定狀態(tài)10表示邏輯值0，圖I中灰色表示邏輯值1，白色表示邏輯值O。該邏輯圖相當于本發(fā)明中的一個密碼本，由很多位隨機01構(gòu)成，每一行表示ー個16位的密鑰。本發(fā)明的PUF電路單元在不同起始點的蒙特卡洛仿真結(jié)果如圖5所示。從圖5中可知在不同エ藝偏差下，第一狀態(tài)節(jié)點/^和第一互補狀態(tài)節(jié)點P的狀態(tài)變化在開始成指數(shù)變化，迅速趨向ー個穩(wěn)定的值，并最終恒定在ー個邏輯值上，由此可知本發(fā)明的靜態(tài)噪聲容限不會隨著PUF電路端ロ的增加而減小，可以廣泛的應(yīng)用于多端ロ的!3UF電路中，實現(xiàn)多端ロ PUF電路功能。
權(quán)利要求
1.ー種PUF電路單元，其特征在于包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一 NMOS管、第十二 NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔離反相器和第二隔離反相器，所述的第一 NMOS管的柵極和所述的第二 NMOS管的柵極連接，所述的第三NMOS管的柵極和所述的第四NMOS管的柵極連接，所述的第五NMOS管的柵極和所述的第六NMOS管的柵極連接，所述的第七NMOS管的柵極和所述的第八NMOS管的柵極連接，所述的第九NMOS管的柵極和所述的第十NMOS管的柵極連接，所述的第十一 NMOS管的柵極和所述的第十二 NMOS管的柵極連接，所述的第一 NMOS管的源極、所述的第三NMOS管的源極、所述的第一交叉耦合反相器的輸入端、所述的第二交叉耦合反相器的輸出端和所述的第一隔離反相器的輸入端并接，所述的第二 NMOS管的源極、所述的第四NMOS管的源極、所述的第一交叉耦合反相器的輸出端、所述的第二交叉耦合反相器的輸入端和所述的第二隔離反相器的輸入端并接，所述的第五NMOS管的源極、所述的第七NMOS管的源極、所述的第九NMOS管的源極、所述的第十一NMOS管的源極和所述的第一隔離反相器的輸出端并接，所述的第六NMOS管的源極、所述的第八NMOS管的源極、所述的第十NMOS管的源極、所述的第 十二 NMOS管的源極和所述的第二隔離反相器的輸出端并接。
2.根據(jù)權(quán)利要求I所述的ー種PUF電路單元，其特征在于所述的第一隔離反相器 由第一 PMOS管和第十三NMOS管組成，所述的第一 PMOS管的漏極連接電源端，所述的第十三NMOS管的源極連接接地端，所述的第一 PMOS管的源極和所述的第十三NMOS管的漏極并接且其公共連接端為所述的第一隔離反相器的輸出端，所述的第一 PMOS管的柵極和所述的第十三NMOS管的柵極并接且其公共連接端為所述的第一隔離反相器的輸入端，所述的第二隔離反相器的電路結(jié)構(gòu)與所述的第一隔離反相器的電路結(jié)構(gòu)相同。
3.根據(jù)權(quán)利要求I所述的ー種PUF電路單元，其特征在于所述的第一隔離反相器由第十四NMOS管組成，所述的第十四NMOS管為隔離型的NMOS管，所述的第十四NMOS管的柵極為所述的第一隔離反相器的輸入端，所述的第十四NMOS管的漏極為所述的第一隔離反相器的輸出端，所述的第十四NMOS管的源極接地，所述的第二隔離反相器的電路結(jié)構(gòu)與所述的第一隔離反相器的電路結(jié)構(gòu)相同。
全文摘要
本發(fā)明公開了一種PUF電路單元，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔離反相器和第二隔離反相器；優(yōu)點是當?shù)谝桓綦x反相器和第二隔離反相器放電時，不會影響第一隔離反相器的輸入端的電位和第二隔離反相器的輸入端的電位，即不會對第一交叉耦合反相器和第二交叉耦合反相器的制造工藝偏差導(dǎo)致的不同驅(qū)動能力造成影響，提高了PUF電路單元的靜態(tài)噪聲容限和穩(wěn)定性。
文檔編號H03K19/094GK102710251SQ201210174319
公開日2012年10月3日 申請日期2012年5月28日 優(yōu)先權(quán)日2012年5月28日
發(fā)明者張學(xué)龍, 張躍軍, 汪鵬君 申請人:寧波大學(xué)