專利名稱：一種三值絕熱多米諾加法單元的制作方法
技術領域：
本發(fā)明涉及一種三值加法単元，尤其是涉及ー種三值絕熱多米諾加法単元。
背景技術：
當前數(shù)字電路系 統(tǒng)主要采用ニ值邏輯實現(xiàn)，其單根信號線能傳輸?shù)倪壿嬛抵挥蠴和I兩種，電路的空間和時間利用率較低。采用多值邏輯可以大大減少電路輸入變量數(shù)，提高每根連線攜帶的信息量，從而減小芯片的面積，增強數(shù)據(jù)處理能力。多米諾電路由于其在電路面積和速度上的優(yōu)勢，廣泛應用于各種高性能電路中，因此將多值邏輯與多米諾電路相結合，能夠進一步減小電路面積，提聞電路的信息密度，降低電路成本。加法運算是最基本的算木運算，理論上減法、乘法、除法、地址計算等都可以用加法實現(xiàn)。因此，加法器既是數(shù)字系統(tǒng)的關鍵部件也是應用最為廣泛的部件之一，加法器的功耗很大程度上決定著整個數(shù)字系統(tǒng)的功耗，而加法単元作為構成加法器的主要模塊，其功耗又決定了加法器的功耗。目前傳統(tǒng)的加法単元由于電荷是從電源到地一次性的消耗棹，造成了極大的浪費；而采用交流脈沖電源的絕熱加法器能夠充分回收電路節(jié)點中存儲的電荷，有效降低電路的功耗。鑒于此，將多值邏輯、絕熱邏輯與多米諾電路應用到加法単元的設計中具有現(xiàn)實意義。

發(fā)明內容
本發(fā)明所要解決的技術問題是提供ー種在保證具有正確的邏輯功能的前提下，功耗較低的三值絕熱多米諾加法単元。本發(fā)明解決上述技術問題所采用的技術方案為ー種三值絕熱多米諾加法単元，包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路、本位和信號產生電路、第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端，所述的進位信號產生電路設置有低位進位信號輸入端、加數(shù)文字運算信號輸入端、被加數(shù)文字運算信號輸入端、高位進位信號輸出端和互補高位進位信號輸出端，所述的本位和信號產生電路設置有加數(shù)文字運算信號輸入端、被加數(shù)文字運算信號輸入端、低位進位信號輸入端、互補低位進位信號輸入端和本位和信號輸出端，所述的第一三值絕熱多米諾文字運算電路的信號輸入端用于接入加數(shù)輸入信號，所述的第一三值絕熱多米諾文字運算電路的信號輸出端分別與所述的進位信號產生電路的加數(shù)文字運算信號輸入端和所述的本位和信號產生電路的加數(shù)文字運算信號輸入端連接，所述的第二三值絕熱多米諾文字運算電路的信號輸入端用于接入被加數(shù)輸入信號，所述的第二三值絕熱多米諾文字運算電路的信號輸出端分別與所述的進位信號產生電路的被加數(shù)文字運算信號輸入端和所述的本位和信號產生電路的被加數(shù)文字運算信號輸入端連接，所述的進位信號產生電路的低位進位信號輸入端與所述的本位和信號產生電路的低位進位信號輸入端連接，所述的第一三值絕熱多米諾文字運算電路、所述的第二三值絕熱多米諾文字運算電路和所述的進位信號產生電路均分別與所述的第一時鐘信號輸入端和所述的第二時鐘信號輸入端連接，所述的本位和信號產生電路分別與所述的第一時鐘信號輸入端、所述的第二時鐘信號輸入端和所述的第三時鐘信號輸入端連接。所述的第一三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的加數(shù)輸入信號對應的三個加數(shù)文字運算信號，分別為加數(shù)為邏輯O時的第一加數(shù)文字運算信號、加數(shù)為邏輯I時的第二加數(shù)文字運算信號和加數(shù)為邏輯2時的第三加數(shù)文字運算信號，其中所述的進位信號產生電路的加數(shù)文字運算信號輸入端接入所述的第ニ加數(shù)文字運算信號和所述的第三加數(shù)文字運算信號，所述的本位和信號產生電路的加數(shù)文字運算信號輸入端接入所述的第一加數(shù)文字運算信號、所述的第二加數(shù)文字運算信號和所述的第三加數(shù)文字運算信號，所述的第二三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的被加數(shù)輸入信號對應的三個被加數(shù)文字運算信號，分別為被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號、被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號和被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，其中所述的進位信號產生電路的被加數(shù)文字運算信號輸入端接入所述的第二被加數(shù)文字運算信號和所述的第三被加數(shù)文 字運算信號，所述的本位和信號產生電路的被加數(shù)文字運算信號輸入端接入所述的第一被加數(shù)文字運算信號、所述的第二被加數(shù)文字運算信號和所述的第三被加數(shù)文字運算信號。所述的第一三值絕熱多米諾文字運算電路包括文字運算模塊和波形轉換模塊，所述的文字運算模塊由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管組成，所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極并接且其并接端為信號輸入端，所述的第一 NMOS管的漏極、所述的第一 PMOS管的源極和所述的第三PMOS管的柵極并接，所述的第一 NMOS管的源極與所述的第二 NMOS管的漏極連接，所述的第二 PMOS管的源極與所述的第三PMOS管的漏極連接，所述的第三PMOS管的源極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極并接，所述的第四PMOS管的源極、所述的第四NMOS管的漏極、所述的第六PMOS管的柵極和所述的第七NMOS管的柵極并接，所述的第四NMOS管的源極與所述的第五NMOS管的漏極連接，所述的第五PMOS管的源極與所述的第六PMOS管的漏極連接，所述的第六PMOS管的源極與所述的第六NMOS管的漏極并接，所述的第一 PMOS管的柵極、所述的第二 PMOS管的漏極、所述的第四PMOS管的柵極、所述的第五PMOS管的漏極、所述的第二 NMOS管的柵極、所述的第三NMOS管的源極、所述的第五NMOS管的柵極和所述的第六NMOS管的源極并接于第一時鐘信號輸入端，所述的第一 PMOS管的漏極、所述的第二 PMOS管的柵極、所述的第四PMOS管的漏極、所述的第五PMOS管的柵極、所述的第二 NMOS管的源極、所述的第三NMOS管的柵極、所述的第五NMOS管的源極和所述的第六NMOS管的柵極并接于第二時鐘信號輸入端，所述的波形轉換模塊由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管組成，所述的第八NMOS管的漏極與所述的第一 NMOS管的漏極連接，所述的第八NMOS管的源極與所述的第九NMOS管的柵極連接，所述的第十NMOS管的漏極與所述的第七NMOS管的源極連接，所述的第十NMOS管的源極與所述的第十一 NMOS管的柵極連接，所述的第十二 NMOS管的漏極與所述的第六PMOS管的源極連接，所述的第十二 NMOS管的源極與所述的第十三NMOS管的柵極連接，所述的第八NMOS管的柵極、所述的第十NMOS管的柵極和所述的第十二 NMOS管的柵極并接于第一時鐘信號輸入端，所述的第九NMOS管的源極、所述的第十一 NMOS管的源極和所述的第十三NMOS管的源極并接于第二時鐘信號輸入端，所述的第九NMOS管的漏極為第一信號輸出端，所述的第十一 NMOS管的漏極為第二信號輸出端，所述的第十三NMOS管的漏極為第三信號輸出端，所述的第二三值絕熱多米諾文字運算電路的電路結構與所述的第一三值絕熱多米諾文字運算電路相同，兩者的區(qū)別在于所述的第一三值絕熱多米諾文字運算電路的信號輸入端接入加數(shù)輸入信號，所述的第一三值絕熱多米諾文字運算電路的第一信號輸出端輸出加數(shù)為邏輯O時的第一加數(shù)文字運算信號，所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端輸出加數(shù)為邏輯I時的第二加數(shù)文字運算信號，所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端輸出加數(shù)為邏輯2時的第三加數(shù)文字運算信號，所述的第二三值絕熱多米諾文字運算電路的信號輸入端接入被加數(shù)輸入信號，所述的第二三值絕熱多米諾文字運算電路的第一信號輸出端輸出被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號，所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端輸出被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號，所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端輸出被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號。所述的進位信號產生電路由第七PMOS管、第八PMOS管、第十四NMOS管、第十五 NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二^^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管和第二十六NMOS管組成，所述的第七PMOS管的源極、所述的第八PMOS管的柵極、所述的第十四NMOS管的漏極、所述的第二i^一 NMOS管的漏極、所述的第二十三NMOS管的漏極和所述的第二十四NMOS管的漏極并接于所述的進位信號產生電路的互補高位進位信號輸出端，所述的第十四NMOS管的源極、所述的第十五NMOS管的漏極、所述的第十七NMOS管的漏極和所述的第十八NMOS管的漏極連接,所述的第十五NMOS管的源極,所述的第十六NMOS管的漏極、所述的第十七NMOS管的源極、所述的第十九NMOS管的源極、所述的第二十NMOS管的源極、所述的第二十二 NMOS管的源極和所述的第二十五NMOS管的源極連接，所述的第十八NMOS管的源極與所述的第十九NMOS管的漏極連接，所述的第二十一 NMOS管的源極與所述的第二十NMOS管的漏極連接，所述的第二十三NMOS管的源極與所述的第二十二 NMOS管的漏極連接，所述的第二十四NMOS管的源極與所述的第二十五NMOS管的漏極連接，所述的第八PMOS管的源極與所述的第二十六NMOS管的漏極并接于所述的進位信號產生電路的高位進位信號輸出端，所述的第十四NMOS管的柵極為所述的進位信號產生電路的低位進位信號輸入端，所述的第十八NMOS管的柵極和所述的第二十NMOS管的柵極均接入加數(shù)為邏輯I時的第二加數(shù)文字運算信號，所述的第十五NMOS管的柵極、所述的第二十三NMOS管的柵極和所述的第二十四NMOS管的柵極均接入加數(shù)為邏輯2時的第三加數(shù)文字運算信號，所述的第十九NMOS管的柵極和所述的第二十二 NMOS管的柵極均接入被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號，所述的第十七NMOS管的柵極、所述的第二十一 NMOS管的柵極和所述的第二十五NMOS管的柵極均接入被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，所述的第七PMOS管的漏極、所述的第十六NMOS管的源極和所述的第二十六NMOS管的柵極并接于第一時鐘信號輸入端，所述的第七PMOS管的柵極、所述的第十六NMOS管的柵極、所述的第八PMOS管的漏極和所述的第二十六NMOS管的源極并接于第二時鐘信號輸入端。所述的本位和信號產生電路包括用于控制邏輯I產生的第一控制電路、用于控制邏輯2產生的第二控制電路和本位和信號輸出電路，所述的第一控制電路由第九PMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管和第四i^一 NMOS管組成，所述的第九PMOS管的源極、所述的第二十七NMOS管的漏極、所述的第三十NMOS管的漏極、所述的第三十二 NMOS管的漏極、所述的第三十四NMOS管的漏極、所述的第三十七NMOS管的漏極和所述的第三十九NMOS管的漏極并接于第一控制信號輸出端，所述的第一控制信號輸出端輸出邏輯I信號的控制信號，所述的第二十七NMOS管的源極與所述的第二十八NMOS管的漏極連接，所述的第二十八NMOS管的源極、所述的第二十九NMOS管的漏極、所述的第三十一 NMOS管的源極和所述的第三十三NMOS管的源極連接，所述的第二十九NMOS管的源極、所述的第三十六NMOS管的源極和所述的第四i^一 NMOS管的漏極連接，所述的第三十NMOS管的源極與所述的第三i^一 NMOS管的漏極連接，所述的第三十二 NMOS管 的源極與所述的第三十三NMOS管的漏極連接，所述的第三十四NMOS管的源極與所述的第三十五NMOS管的漏極連接，所述的第三十七NMOS管的源極與所述的第三十八NMOS管的漏極連接，所述的第三十九NMOS管的源極與所述的第四十NMOS管的漏極連接，所述的第三十五NMOS管的源極、所述的第三十六NMOS管的漏極、所述的第三十八NMOS管的源極和所述的第四十NMOS管的源極連接，所述的第二十七NMOS管的柵極和所述的第三十四NMOS管的柵極均接入加數(shù)為邏輯O時的第一加數(shù)文字運算信號，所述的第三十NMOS管的柵極和所述的第三十七NMOS管的柵極均接入加數(shù)為邏輯I時的第二加數(shù)文字運算信號，所述的第三十二 NMOS管的柵極和所述的第三十九NMOS管的柵極均接入加數(shù)為邏輯2時的第三加數(shù)文字運算信號，所述的第二十八NMOS管的柵極和所述的第四十NMOS管的柵極均接入被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號，所述的第三十一 NMOS管的柵極和所述的第三十五NMOS管的柵極均接入被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號，所述的第三十三NMOS管的柵極和所述的第三十八NMOS管的柵極均接入被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，所述的第二控制電路由第十PMOS管、第四十ニ NMOS管、第四十三NMOS管、第四十四NMOS管、第四十五NMOS管、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管、第四十九NMOS管、第五十NMOS管、第五i^一 NMOS管、第五十二 NMOS管、第五十三NMOS管、第五十四NMOS管、第五十五NMOS管和第五十六NMOS管組成，所述的第十PMOS管的源極、所述的第四十ニ NMOS管的漏極、所述的第四十六NMOS管的漏極、所述的第四十八NMOS管的漏極、所述的第五十NMOS管的漏極、所述的第五十三NMOS管的漏極和所述的第五十五NMOS管的漏極并接于第二控制信號輸出端，所述的第二控制信號輸出端輸出邏輯2信號的控制信號，所述的第四十ニ NMOS管的源極與所述的第四十三NMOS管的漏極連接，所述的第四十三NMOS管的源極、所述的第四十四NMOS管的漏極、所述的第四十七NMOS管的源極和所述的第四十九NMOS管的源極連接，所述的第四十四NMOS管的源極、所述的第四十五NMOS管的漏極和所述的第五十二 NMOS管的源極連接，所述的第四十六NMOS管的源極與所述的第四十七NMOS管的漏極連接，所述的第四十八NMOS管的源極與所述的第四十九NMOS管的漏極連接，所述的第五十NMOS管的源極與所述的第五十一 NMOS管的漏極連接，所述的第五十三NMOS管的源極與所述的第五十四NMOS管的漏極連接，所述的第五十五NMOS管的源極與所述的第五十六NMOS管的漏極連接，所述的第五十一 NMOS管的源極、所述的第五十二 NMOS管的漏極、所述的第五十四NMOS管的源極和所述的第五十六NMOS管的源極連接，所述的第四十ニ NMOS管的柵極和所述的第五十NMOS管的柵極均接入加數(shù)為邏輯O時的第一加數(shù)文字運算信號，所述的第四十六NMOS管的柵極與所述的第五十三NMOS管的柵極均接入加數(shù)為邏輯I時的第二加數(shù)文字運算信號，所述的第四十八NMOS管的柵極和所述的第五十五NMOS管的柵極均接入加數(shù)為邏輯2時的第三加數(shù)文字運算信號，所述的第四十三NMOS管的柵極和所述的第五十六NMOS管的柵極均接入被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號，所述的第四十七NMOS管的柵極和所述的第五十一 NMOS管的柵極均接入被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號，所述的第四十九NMOS管的柵極與所述的第五十四NMOS管的柵極均接入被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，所述的本位和信號輸出電路由第i^一 PMOS管、第十二 PMOS管和第五十七NMOS管組成，所述的第i^一PMOS管的柵極與所述的第一控制信號輸出端連接，所述的第十二 PMOS管的柵極與所述的第二控制信號輸出端連接，所述的第十一PMOS管的源極、所述的第十二 PMOS管的源極和所述的第五十七NMOS管的漏極并接且其并接端為所述的本位和信號產生電路的本位和信號輸出端，所述的第九PMOS管的柵極、所述的第十PMOS管的柵極、所述的第十二 PMOS管的漏極、所述的第四十一 NMOS管的柵極、所述的第四十五NMOS管的柵極和所述的第五十七NMOS管的源極并接于第二時鐘信號輸入端，所述的第九PMOS管的漏極、所述的第十PMOS管的漏 極、所述的四i NMOS管的源極、所述的第四十五NMOS管的源極和所述的第五十七NMOS管的柵極并接于第一時鐘信號輸入端，所述的第十一 PMOS管的漏極與第三時鐘信號輸入端連接，所述的第二十九NMOS管的柵極和所述的第四十四NMOS管的柵極并接且其并接端為所述的本位和信號產生電路的互補低位進位信號輸入端，所述的第三十六NMOS管的柵極和所述的第五十二 NMOS管的柵極并接且其并接端為所述的本位和信號產生電路的低位進位信號輸入端。與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于通過將多值邏輯、絕熱邏輯與多米諾電路應用到加法単元的設計中，結合開關信號理論設計出符合正確的邏輯功能的三值絕熱多米諾加法単元，該加法単元由第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路和本位和信號產生電路組成，邏輯功能正確，且結構簡單，與采用直流電源的三值常規(guī)多米諾加法器単元相比，該絕熱三值加法単元功耗節(jié)省約54%，與基于DTCTGAL電路設計的三值加法單元相比，其晶體管數(shù)量減少約47%。


圖I (a)為本發(fā)明的電路原理圖I(b)為本發(fā)明的電路符號圖2Ca)為實施例的第一三值絕熱多米諾文字運算電路的文字運算模塊的電路圖2(b)為實施例的第一三值絕熱多米諾文字運算電路的波形轉換模塊的電路圖2(c)為實施例的第一三值絕熱多米諾文字運算電路的電路符號圖3Ca)為實施例的進位信號產生電路的電路圖3(b)為實施例的進位信號產生電路的電路符號圖4Ca)為實施例的本位和信號產生電路的第一控制電路的電路圖4(b)為實施例的本位和信號產生電路的第二控制電路的電路圖4(C)為實施例的本位和信號產生電路的本位和信號輸出電路的電路圖；圖4 (d)為實施例的本位和信號產生電路的電路符號圖5為實施例的三個時鐘信號的波形圖6為本發(fā)明的模擬波形圖7為本發(fā)明的三值絕熱多米諾加法単元與三值常規(guī)多米諾加法単元的瞬態(tài)能耗比較圖。
具體實施例方式以下結合附圖實施例對本發(fā)明作進ー步詳細描述。如圖I (a)和圖I (b)所示，ー種三值絕熱多米諾加法単元，包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路、本位和信號產生電路、第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端，進位信號產生 電路設置有低位進位信號輸入端、加數(shù)文字運算信號輸入端、被加數(shù)文字運算信號輸入端、高位進位信號輸出端和互補高位進位信號輸出端，本位和信號產生電路設置有加數(shù)文字運算信號輸入端、被加數(shù)文字運算信號輸入端、低位進位信號輸入端、互補低位進位信號輸入端和本位和信號輸出端，第一三值絕熱多米諾文字運算電路的信號輸入端用于接入加數(shù)輸入信號，第一三值絕熱多米諾文字運算電路的信號輸出端分別與進位信號產生電路的加數(shù)文字運算信號輸入端和本位和信號產生電路的加數(shù)文字運算信號輸入端連接，第二三值絕熱多米諾文字運算電路的信號輸入端用于接入被加數(shù)輸入信號，第二三值絕熱多米諾文字運算電路的信號輸出端分別與進位信號產生電路的被加數(shù)文字運算信號輸入端和本位和信號產生電路的被加數(shù)文字運算信號輸入端連接，進位信號產生電路的低位進位信號輸入端與本位和信號產生電路的低位進位信號輸入端連接，第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路和進位信號產生電路均分別與第一時鐘信號輸入端和第二時鐘信號輸入端連接，本位和信號產生電路分別與第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端連接。第一三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的加數(shù)輸入信號對應的三個加數(shù)文字運算信號，分別為加數(shù)為邏輯O時的第一加數(shù)文字運算信號、加數(shù)為邏輯I時的第二加數(shù)文字運算信號和加數(shù)為邏輯2時的第三加數(shù)文字運算信號，其中進位信號產生電路的加數(shù)文字運算信號輸入端接入第二加數(shù)文字運算信號和第三加數(shù)文字運算信號，本位和信號產生電路的加數(shù)文字運算信號輸入端接入第一加數(shù)文字運算信號、第二加數(shù)文字運算信號和第三加數(shù)文字運算信號，第二三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的被加數(shù)輸入信號對應的三個被加數(shù)文字運算信號，分別為被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號、被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號和被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，其中進位信號產生電路的被加數(shù)文字運算信號輸入端接入第二被加數(shù)文字運算信號和第三被加數(shù)文字運算信號，本位和信號產生電路的被加數(shù)文字運算信號輸入端接入第一被加數(shù)文字運算信號、第二被加數(shù)文字運算信號和第三被加數(shù)文字運算信號。本發(fā)明的設計原理為首先引入開關信號理論，在多值邏輯電路中引入開關變量與信號變量及與之對應的開關代數(shù)與信號代數(shù)，為多值電路的設計提供可靠的理論依據(jù)，由開關信號理論可知CMOS電路中的電壓開關可用于控制對輸出電壓信號的接地短路或接源短路，且可直接控制對輸出電壓信號的傳輸。三值加法器真值表如表I所^^，其中j為加數(shù)輸入信號，ガ為被加數(shù)輸入信號，Cin為來自低位的低位進位信號，S為本位和輸出信號，C1out為輸送給高位的高位進位信號。表I ニ值加法器真值表
權利要求
1.ー種三值絕熱多米諾加法単元，其特征在于包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路、本位和信號產生電路、第一時鐘信號輸入端、第二時鐘信號輸入端和第三時鐘信號輸入端，所述的進位信號產生電路設置有低位進位信號輸入端、加數(shù)文字運算信號輸入端、被加數(shù)文字運算信號輸入端、高位進位信號輸出端和互補高位進位信號輸出端，所述的本位和信號產生電路設置有加數(shù)文字運算信號輸入端、被加數(shù)文字運算信號輸入端、低位進位信號輸入端、互補低位進位信號輸入端和本位和信號輸出端，所述的第一三值絕熱多米諾文字運算電路的信號輸入端用于接入加數(shù)輸入信號，所述的第一三值絕熱多米諾文字運算電路的信號輸出端分別與所述的進位信號產生電路的加數(shù)文字運算信號輸入端和所述的本位和信號產生電路的加數(shù)文字運算信號輸入端連接，所述的第二三值絕熱多米諾文字運算電路的信號輸入端用于接入被加數(shù)輸入信號，所述的第二三值絕熱多米諾文字運算電路的信號輸出端分別與所述的進位信號產生電路的被加數(shù)文字運算信號輸入端和所述的本位和信號產生電路的被加數(shù)文字運算信號輸入端連接，所述的進位信號產生電路的低位進位信號輸入端與所述的本位和信號產生電路的低位進位信號輸入端連接，所述的第一三值絕熱多米諾文字運算電路、所述的第二三值絕熱多米諾文字運算電路和所述的進位信號產生電路均分別與所述的第一時鐘信號輸入端和所述的第二時鐘信號輸入端連接，所述的本位和信號產生電路分別與所述的第ー時鐘信號輸入端、所述的第二時鐘信號輸入端和所述的第三時鐘信號輸入端連接。
2.根據(jù)權利要求I所述的ー種三值絕熱多米諾加法単元，其特征在于所述的第一三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的加數(shù)輸入信號對應的三個加數(shù)文字運算信號，分別為加數(shù)為邏輯O時的第一加數(shù)文字運算信號、加數(shù)為邏輯I時的第二加數(shù)文字運算信號和加數(shù)為邏輯2時的第三加數(shù)文字運算信號，其中所述的進位信號產生電路的加數(shù)文字運算信號輸入端接入所述的第二加數(shù)文字運算信號和所述的第三加數(shù)文字運算信號，所述的本位和信號產生電路的加數(shù)文字運算信號輸入端接入所述的第一加數(shù)文字運算信號、所述的第二加數(shù)文字運算信號和所述的第三加數(shù)文字運算信號，所述的第二三值絕熱多米諾文字運算電路的信號輸出端的輸出信號為與其信號輸入端接入的被加數(shù)輸入信號對應的三個被加數(shù)文字運算信號，分別為被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號、被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號和被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，其中所述的進位信號產生電路的被加數(shù)文字運算信號輸入端接入所述的第二被加數(shù)文字運算信號和所述的第三被加數(shù)文字運算信號，所述的本位和信號產生電路的被加數(shù)文字運算信號輸入端接入所述的第一被加數(shù)文字運算信號、所述的第二被加數(shù)文字運算信號和所述的第三被加數(shù)文字運算信號。
3.根據(jù)權利要求2所述的ー種三值絕熱多米諾加法単元，其特征在于所述的第一三值絕熱多米諾文字運算電路包括文字運算模塊和波形轉換模塊，所述的文字運算模塊由第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管組成，所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極并接且其并接端為信號輸入端，所述的第一 NMOS管的漏極、所述的第一 PMOS管的源極和所述的第三PMOS管的柵極并接，所述的第一 NMOS管的源極與所述的第二 NMOS管的漏極連接，所述的第二 PMOS管的源極與所述的第三PMOS管的漏極連接，所述的第三PMOS管的源極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極并接，所述的第四PMOS管的源極、所述的第四NMOS管的漏極、所述的第六PMOS管的柵極和所述的第七NMOS管的柵極并接，所述的第四NMOS管的源極與所述的第五NMOS管的漏極連接，所述的第五PMOS管的源極與所述的第六PMOS管的漏極連接，所述的第六PMOS管的源極與所述的第六NMOS管的漏極并接，所述的第一 PMOS管的柵極、所述的第二 PMOS管的漏極、所述的第四PMOS管的柵極、所述的第五PMOS管的漏極、所述的第二 NMOS管的柵極、所述的第三NMOS管的源極、所述的第五NMOS管的柵極和所述的第六NMOS管的源極并接于第一時鐘信號輸入端，所述的第一 PMOS管的漏極、所述的第二 PMOS管的柵極、所述的第四PMOS管的漏極、所述的第五PMOS管的柵極、所述的第二 NMOS管的源極、所述的第三NMOS管的柵極、所述的第五NMOS管的源極和所述的第六NMOS管的柵極并接于第二時鐘信號輸入端，所述的波形轉換模塊由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管組成，所述的第八NMOS管的漏極與所述的第一 NMOS管的漏極連接，所述的第八NMOS管的源極與所述的第九NMOS管的柵極連接，所述的第十NMOS管的漏極與所述的第七NMOS管的源極連接，所述的第十NMOS管的源極與所述的第十一 NMOS管的柵極連接，所述的第十二 NMOS管的漏極與所述的第六PMOS管的源極連接，所述的第十二 NMOS管的源極與所述的第十三NMOS管的柵極連接，所述的第八NMOS管的柵極、所述的第十NMOS管的柵極和所述的第十二 NMOS管的柵極并接于第一時鐘信號輸入端，所述的第九NMOS管的源極、所述的第十一 NMOS管的源極和所述的第十三NMOS管的源極并接于第二時鐘信號輸入端，所述的第九NMOS管的漏極為第一信號輸出端，所述的第十一 NMOS管的漏極為第二信號輸出端，所述的第十三NMOS管的漏極為第三信號輸出端，所述的第二三值絕熱多米諾文字運算電路的電路結構與所述的第一三值絕熱多米諾文字運算電路相同，兩者的區(qū)別在于所述的第一三值絕熱多米諾文字運算電路的信號輸入端接入加數(shù)輸入信號，所述的第一三值絕熱多米諾文字運算電路的第一信號輸出端輸出加數(shù)為邏輯O時的第一加數(shù)文字運算信號，所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端輸出加數(shù)為邏輯I時的第二加數(shù)文字運算信號，所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端輸出加數(shù)為邏輯2時的第三加數(shù)文字運算信號，所述的第二三值絕熱多米諾文字運算電路的信號輸入端接入被加數(shù)輸入信號，所述的第二三值絕熱多米諾文字運算電路的第一信號輸出端輸出被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號，所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端輸出被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號，所述的第二三值絕熱多米諾文字運算電路的第三信號輸出端輸出被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號。
4.根據(jù)權利要求3所述的ー種三值絕熱多米諾加法単元，其特征在于所述的進位信號產生電路由第七PMOS管、第八PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管和第二十六NMOS管組成，所述的第七PMOS管的源極、所述的第八PMOS管的柵極、所述的第十四NMOS管的漏極、所述的第二i^一 NMOS管的漏極、所述的第二十三NMOS管的漏極和所述的第二十四NMOS管的漏極并接于所述的進位信號產生電路的互補高位進位信號輸出端，所述的第十四NMOS管的源極、所述的第十五NMOS管的漏極、所述的第十七NMOS管的漏極和所述的第十八NMOS管的漏極連接，所述的第十五NMOS管的源極，所述的第十六NMOS管的漏極、所述的第十七NMOS管的源極、所述的第十九NMOS管的源極、所述的第二十NMOS管的源極、所述的第二十二NMOS管的源極和所述的第二十五NMOS管的源極連接，所述的第十八NMOS管的源極與所述的第十九NMOS管的漏極連接，所述的第二i^一 NMOS管的源極與所述的第二十NMOS管的漏極連接，所述的第二十三NMOS管的源極與所述的第二十二 NMOS管的漏極連接，所述的第二十四NMOS管的源極與所述的第二十五匪OS管的漏極連接，所述的第八PMOS管的源極與所述的第二十六NMOS管的漏極并接于所述的進位信號產生電路的高位進位信號輸出端，所述的第十四NMOS管的柵極為所述的進位信號產生電路的低位進位信號輸入端，所述的第十八NMOS管的柵極和所述的第二十NMOS管的柵極均接入加數(shù)為邏輯I時的第二加數(shù)文字運算信號，所述的第十五NMOS管的柵極、所述的第二十三NMOS管的柵極和所述的第二十四NMOS管的柵極均接入加數(shù)為邏輯2時的第三加數(shù)文字運算信號，所述的第十九NMOS管的柵極和所述的第二十二 NMOS管的柵極均接入被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號，所述的第十七NMOS管的柵極、所述的第二十一 NMOS管的柵極和所述的第二十五NMOS管的柵極均接入被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，所述的第七PMOS管的漏極、所述的第十六NMOS管的源極和所述的第二十六NMOS管的柵極并接于第一時鐘信號輸入端，所述的第七PMOS管的柵極、所述的第十六NMOS管的柵極、所述的第八PMOS管的漏極和所述的第二十六NMOS管的源極并接于第二時鐘信號輸入端。
5.根據(jù)權利要求4所述的ー種三值絕熱多米諾加法単元，其特征在于所述的本位和信號產生電路包括用于控制邏輯I產生的第一控制電路、用于控制邏輯2產生的第二控制電路和本位和信號輸出電路，所述的第一控制電路由第九PMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管和第四^^一 NMOS管組成，所述的第九PMOS管的源極、所述的第二十七NMOS管的漏極、所述的第三十NMOS管的漏極、所述的第三十二 NMOS管的漏極、所述的第三十四NMOS管的漏極、所述的第三十七NMOS管的漏極和所述的第三十九NMOS管的漏極并接于第一控制信號輸出端，所述的第一控制信號輸出端輸出邏輯I信號的控制信號，所述的第二十七NMOS管的源極與所述的第二十八NMOS管的漏極連接，所述的第二十八NMOS管的源極、所述的第二十九NMOS管的漏極、所述的第Hi^ — NMOS管的源極和所述的第三十三NMOS管的源極連接，所述的第二十九NMOS管的源極、所述的第三十六NMOS管的源極和所述的第四十一 NMOS管的漏極連接，所述的第三十NMOS管的源極與所述的第三i^一 NMOS管的漏極連接，所述的第三十二 NMOS管的源極與所述的第三十三NMOS管的漏極連接，所述的第三十四NMOS管的源極與所述的第三十五NMOS管的漏極連接，所述的第三十七NMOS管的源極與所述的第三十八NMOS管的漏極連接，所述的第三十九NMOS管的源極與所述的第四十NMOS管的漏極連接，所述的第三十五NMOS管的源極、所述的第三十六NMOS管的漏極、所述的第三十八NMOS管的源極和所述的第四十NMOS管的源極連接，所述的第二十七NMOS管的柵極和所述的第三十四NMOS管的柵極均接入加數(shù)為邏輯O時的第一加數(shù)文字運算信號，所述的第三十NMOS管的柵極和所述的第三十七NMOS管的柵極均接入加數(shù)為邏輯I時的第二加數(shù)文字運算信號，所述的第三十二 NMOS管的柵極和所述的第三十九NMOS管的柵極均接入加數(shù)為邏輯2時的第三加數(shù)文字運算信號，所述的第二十八NMOS管的柵極和所述的第四十NMOS管的柵極均接入被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號，所述的第三十一 NMOS管的柵極和所述的第三十五NMOS管的柵極均接入被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號，所述的第三十三NMOS管的柵極和所述的第三十八NMOS管的柵極均接入被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，所述的第二控制電路由第十PMOS管、第四十ニ NMOS管、第四十三NMOS管、第四十四NMOS管、第四十五NMOS管、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管、第四十九NMOS管、第五十NMOS管、第五i^一 NMOS管、第五十二 NMOS管、第五十三NMOS管、第五十四NMOS管、第五十五NMOS管和第五十六NMOS管組成，所述的第十PMOS管的源極、所述的第四十ニNMOS管的漏極、所述的第四十六NMOS管的漏極、所述的第四十八NMOS管的漏極、所述的第五十NMOS管的漏極、所述的第五十三NMOS管的漏極和所述的第五十五NMOS管的漏極并接于第二控制信號輸出端，所述的第二控制信號輸出端輸出邏輯2信號的控制信號，所述的第四十ニ NMOS管的源極與所述的第四十三NMOS管的漏極連接，所述的第四十三NMOS管的源極、所述的第四十四NMOS管的漏極、所述的第四十七NMOS管的源極和所述的第四十九NMOS管的源極連接，所述的第四十四NMOS管的源極、所述的第四十五NMOS管的漏極和所述的第五十二 NMOS管的源極連接，所述的第四十六NMOS管的源極與所述的第四十七NMOS管的漏極連接，所述的第四十八NMOS管的源極與所述的第四十九NMOS管的漏極連接，所述 的第五十NMOS管的源極與所述的第五i^一 NMOS管的漏極連接，所述的第五十三NMOS管的源極與所述的第五十四NMOS管的漏極連接，所述的第五十五NMOS管的源極與所述的第五十六NMOS管的漏極連接,所述的第五^ NMOS管的源極、所述的第五十二 NMOS管的漏極、所述的第五十四NMOS管的源極和所述的第五十六NMOS管的源極連接，所述的第四十ニNMOS管的柵極和所述的第五十NMOS管的柵極均接入加數(shù)為邏輯O時的第一加數(shù)文字運算信號，所述的第四十六NMOS管的柵極與所述的第五十三NMOS管的柵極均接入加數(shù)為邏輯I時的第二加數(shù)文字運算信號，所述的第四十八NMOS管的柵極和所述的第五十五NMOS管的柵極均接入加數(shù)為邏輯2時的第三加數(shù)文字運算信號，所述的第四十三NMOS管的柵極和所述的第五十六NMOS管的柵極均接入被加數(shù)為邏輯I時的第二被加數(shù)文字運算信號，所述的第四十七NMOS管的柵極和所述的第五十一 NMOS管的柵極均接入被加數(shù)為邏輯O時的第一被加數(shù)文字運算信號，所述的第四十九NMOS管的柵極與所述的第五十四NMOS管的柵極均接入被加數(shù)為邏輯2時的第三被加數(shù)文字運算信號，所述的本位和信號輸出電路由第十一PMOS管、第十二 PMOS管和第五十七NMOS管組成，所述的第i^一 PMOS管的柵極與所述的第ー控制信號輸出端連接，所述的第十二 PMOS管的柵極與所述的第二控制信號輸出端連接，所述的第i PMOS管的源極、所述的第十二 PMOS管的源極和所述的第五十七NMOS管的漏極并接且其并接端為所述的本位和信號產生電路的本位和信號輸出端，所述的第九PMOS管的柵極、所述的第十PMOS管的柵極、所述的第十二 PMOS管的漏極、所述的第四十一 NMOS管的柵極、所述的第四十五NMOS管的柵極和所述的第五十七NMOS管的源極并接于第二時鐘信號輸入端，所述的第九PMOS管的漏極、所述的第十PMOS管的漏極、所述的四十一 NMOS管的源極、所述的第四十五NMOS管的源極和所述的第五十七NMOS管的柵極并接于第一時鐘信號輸入端，所述的第十一 PMOS管的漏極與第三時鐘信號輸入端連接，所述的第二十九NMOS管的柵極和所述的第四十四NMOS管的柵極并接且其并接端為所述的本位和信號產生電路的互補低位進位信號輸入端，所述的第三十六NMOS管的柵極和所述的第五十二 NMOS管的柵極并接且其并接端為所述的本位和信號產生電路的低位進位信號輸入端。
全文摘要
本發(fā)明公開了一種三值絕熱多米諾加法單元，包括第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、進位信號產生電路和本位和信號產生電路，第一三值絕熱多米諾文字運算電路分別與進位信號產生電路和本位和信號產生電路連接，第二三值絕熱多米諾文字運算電路分別與進位信號產生電路和本位和信號產生電路連接，進位信號產生電路的低位進位信號輸入端與本位和信號產生電路的低位進位信號輸入端連接；優(yōu)點是在保證具有正確邏輯功能的前提下，結構簡單，且與采用直流電源的三值常規(guī)多米諾加法器單元相比，其功耗節(jié)省約54%，與基于DTCTGAL電路設計的三值加法單元相比，其晶體管數(shù)量減少約47%。
文檔編號H03K19/20GK102832928SQ201210247769
公開日2012年12月19日 申請日期2012年7月17日 優(yōu)先權日2012年7月17日
發(fā)明者汪鵬君, 楊乾坤, 鄭雪松 申請人:寧波大學