專利名稱：一種基于tgms結(jié)構(gòu)的d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種數(shù)字集成電路領(lǐng)域的裝置，具體是一種可在亞閾值低電壓條件下正常工作的D型觸發(fā)器(D Flip-Flop，簡稱DFF)電路。
背景技術(shù)：
無線傳感網(wǎng)絡(luò)(Wireless Sensor Network,簡稱WSN)是當(dāng)前在國際上備受關(guān)注的研究領(lǐng)域，它綜合了傳感器技術(shù)、嵌入式計(jì)算技術(shù)、分布式信息處理技術(shù)和無線通訊技術(shù)等，通過大量的、具有微處理能力的微型傳感器節(jié)點(diǎn)組成的網(wǎng)絡(luò)來協(xié)同地實(shí)時(shí)監(jiān)測、感知和采集網(wǎng)絡(luò)覆蓋區(qū)域中各種環(huán)境或監(jiān)測對象的信息，對其進(jìn)行處理，這些處理后的信息通過無線方式被發(fā)送，并以自組多跳的網(wǎng)絡(luò)方式傳送到用戶終端，以供給觀察者利用和分析。這 些傳感器節(jié)點(diǎn)構(gòu)成了無線傳感網(wǎng)絡(luò)的基本單元。在無線傳感網(wǎng)絡(luò)系統(tǒng)中，由于電池的容量有限，系統(tǒng)節(jié)點(diǎn)中的處理器需要具有極低的功耗才能延長節(jié)點(diǎn)的壽命。這些網(wǎng)絡(luò)節(jié)點(diǎn)的處理器對于速度的要求不高，這樣我們可以設(shè)計(jì)亞閾值的電路應(yīng)用于無線傳感網(wǎng)絡(luò)的節(jié)點(diǎn)。所謂亞閾值電路，是指電路的工作電壓在晶體管的閾值附近或以下?；赥GMS(Transmission Gate Master Slave)結(jié)構(gòu)的D觸發(fā)器是數(shù)字電路的一個(gè)重要的基本單元，所述TGMS是一種利用傳輸門(Transmission Gate)控制傳輸?shù)慕Y(jié)構(gòu)，包括主級鎖存器和從級鎖存器，用于時(shí)序電路中保存數(shù)據(jù)。降低其功耗能夠顯著地降低整個(gè)電路的功耗。由于一個(gè)CMOS (Complementary Metal Oxide Semiconductor)門的動態(tài)功耗與其供電電壓(VDD)的平方成正比，因此降低電路的工作電壓能夠有效的降低電路的功耗?；谶@個(gè)原因，亞閾值電路通常具有極低的功耗，同時(shí)電路的速度也比較慢。亞閾值電路的設(shè)計(jì)有一套完整的方法和流程。基于這個(gè)方法和SMIC 0.18微米(um)工藝庫設(shè)計(jì)了一套比較完整的亞閾值電路單元庫。其中大部分單元的最低工作電壓能夠達(dá)到0. 21伏特(Volt，簡稱V)，而DFF的最低工作電壓卻在0. 23V，致使整個(gè)電路最低工作電壓只能到0. 23V。最低工作電壓的定義是在一定的溫度范圍內(nèi)(_40°C至100°C )和所有的工藝角下電路具有正確的邏輯功能的供電電壓的最小值。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種可在亞閾值低電壓條件下正常工作的D型觸發(fā)器電路。為解決上述技術(shù)問題，本發(fā)明提供一種基于TGMS結(jié)構(gòu)的D觸發(fā)器，所述D觸發(fā)器適用于亞閾值低電壓工作條件，所述D觸發(fā)器包括依次級聯(lián)連接的主級鎖存器和從級鎖存器，所述主級鎖存器用于穩(wěn)定地將所述D觸發(fā)器的輸入值鎖存輸出，所述從級鎖存器用于穩(wěn)定地將所述主級鎖存器的輸出值鎖存輸出；其中，所述主級鎖存器的輸入節(jié)點(diǎn)作為所述D觸發(fā)器的輸入節(jié)點(diǎn)，所述主級鎖存器的輸入節(jié)點(diǎn)接中間節(jié)點(diǎn)，所述從級鎖存器的輸入節(jié)點(diǎn)接中間節(jié)點(diǎn)，所述從級鎖存器的輸出端作為所述D觸發(fā)器的輸出端；
所述主級鎖存器包括第一傳輸門、第二傳輸門、第一反向器和第二反向器，所述第一傳輸門連接于所述 主級鎖存器的輸入節(jié)點(diǎn)和第一節(jié)點(diǎn)之間，所述第一反向器輸入節(jié)點(diǎn)和輸出端分別接所述第一節(jié)點(diǎn)和所述主級鎖存器的輸出端，第二反向器的輸入節(jié)點(diǎn)接所述主級鎖存器的輸出端，所述第二傳輸門連接于所述第一節(jié)點(diǎn)和所述第二反向器的輸出端之間，其中所述第三反向器的尺寸大于所述第一反向器的尺寸，所述第四反向器的尺寸大于所述第二反向器的尺寸；所述從級鎖存器包括第三傳輸門、第四傳輸門、第三反向器和第四反向器，所述第三傳輸門連接于中間節(jié)點(diǎn)和第二節(jié)點(diǎn)之間，所述第三反向器輸入節(jié)點(diǎn)和輸出端分別接所述第二節(jié)點(diǎn)和所述從級鎖存器的輸出端，所述第四反向器的輸入節(jié)點(diǎn)接所述從級鎖存器的輸出端，所述第四傳輸門連接于所述第二節(jié)點(diǎn)和所述第四反向器的輸出端之間。進(jìn)一步的，所述第一反向器、第二反向器、第三反向器和第四反向器均為CMOS反向器，每一 CMOS反向器均由一對PMOS管和NMOS管組成；在每一 CMOS反向器中所述PMOS管的源極接高電平端、所述PMOS管的柵極作為所述CMOS反向器的輸入端，所述PMOS管的漏極作為所述CMOS反向器的輸出端，所述NMOS管的源極接低電平端、所述NMOS管的漏極接所述PMOS管的漏極，所述PMOS管的柵極接所述NMOS管的柵極。進(jìn)一步的，所述第三反向器中PMOS晶體管的寬長比大于所述第一反向器中PMOS晶體管的寬長比，所述第三反向器中NMOS晶體管的寬長比大于所述第一反向器中NMOS晶體管的寬長比；所述第四反向器中PMOS晶體管的寬長比大于所述第二反向器中PMOS晶體管的寬長比，所述第四反向器中NMOS晶體管的寬長比大于所述第二反向器中NMOS晶體管的寬長比。進(jìn)一步的，所述第一反向器的PMOS管和NMOS管的柵極共同接第一節(jié)點(diǎn)，所述第一反向器的PMOS管和NMOS管的漏極共同接中間節(jié)點(diǎn)；所述第二反向器的PMOS管和NMOS管的柵極共同接中間節(jié)點(diǎn)，所述第二反向器的PMOS管和NMOS管的漏極共同接第二傳輸門；所述第三反向器的PMOS管和NMOS管的柵極共同接第二節(jié)點(diǎn)，所述PMOS管和NMOS管的漏極共同接所述D觸發(fā)器的輸出端；所述第四反向器的PMOS管和NMOS管的柵極接所述D觸發(fā)器的輸出端，所述第四反向器的PMOS管和NMOS管的漏極接所述第四傳輸門。進(jìn)一步的，所述第一反向器的PMOS管的寬長比為10 20，所述第一反向器的NMOS管的寬長比為2 5 ;所述第二反向器的PMOS管的寬長比為10 20，所述第二反向器的NMOS管的寬長比為2 5 ;所述第三反向器的PMOS管的寬長比為45 55，所述第三反向器的NMOS管的寬長比為5 15 ;所述第四反向器的PMOS管的寬長比為45 55，所述第四反向器的NMOS管的寬長比為5 15。進(jìn)一步的，所述第一反向器的PMOS管的寬長比為17. 8，所述第一反向器的NMOS管的寬長比為3.6 ;所述第二反向器的PMOS管的寬長比為17.8，所述第二反向器的NMOS管的寬長比為3. 6 ;所述第三反向器的PMOS管的寬長比為50，所述第三反向器的NMOS管的寬長比為10 ;所述第四反向器的PMOS管的寬長比為50，所述第四反向器的NMOS管的寬長比為10。進(jìn)一步的，所述第一傳輸門、第二傳輸門、第三傳輸門和第四傳輸門均由一對互補(bǔ)的PMOS管和NMOS管組成；在每一傳輸門中所述PMOS管和NMOS管的源極相連、所述PMOS管和NMOS管的漏極相連，所述PMOS管和NMOS管的柵極分別接收第一時(shí)鐘信號或第二時(shí)鐘信號。進(jìn)一步的，第一傳輸門的PMOS管和所述NMOS管的源極接所述D觸發(fā)器的輸入節(jié)點(diǎn)，所述第一傳輸門的PMOS管和所述NMOS管的漏極接第一節(jié)點(diǎn)，所述第一傳輸門的PMOS管的柵極接第一時(shí)鐘信號，所述第一傳輸門的NMOS管的柵極接第二時(shí)鐘信號；所述第二傳輸門的PMOS管和NMOS管的源極接所述第一節(jié)點(diǎn)，所述第二傳輸門的PMOS管和NMOS管的漏極接所述第二反向器，所述第二傳輸門的PMOS管的柵極接第二時(shí)鐘信號，所述NMOS管的柵極接第一時(shí)鐘信號；所述第三傳輸門的PMOS管和所述NMOS管的源極接中間節(jié)點(diǎn)，所述第三傳輸門的PMOS管和所述NMOS管的漏極接第二節(jié)點(diǎn)，所述第三傳輸門的PMOS管的柵極接第二時(shí)鐘信號，所述NMOS管的柵極接第一時(shí)鐘信號；所述第四傳輸門的PMOS管和NMOS管，所述PMOS管和所述NMOS管的源極接第二節(jié)點(diǎn)，所述第四傳輸門的PMOS管和所述匪OS管的漏極接所述第四反向器，所述第四傳輸門的PMOS管的柵極接第一時(shí)鐘信號，所述NMOS管的柵極接第二時(shí)鐘信號。進(jìn)一步的，所述第一傳輸門的PMOS管和NMOS管的寬長比分別為I 2 ;所述第二傳輸門的PMOS管和NMOS管的寬長比分別為I 2 ;所述第三傳輸門的PMOS管和NMOS管 的寬長比分別為I 2 ;所述第四傳輸門的PMOS管和NMOS管的寬長比分別為I 2。進(jìn)一步的，所述第一傳輸門的PMOS管和NMOS管的寬長比分別為I. 8和I. 2 ;所述第二傳輸門的PMOS管和NMOS管的寬長比分別為I. 8和I. 2 ;所述第三傳輸門的PMOS管和NMOS管的寬長比分別為I. 8和I. 2 ;所述第四傳輸門的PMOS管和NMOS管的寬長比分別為I. 8 和 I. 2。進(jìn)一步的，所述D觸發(fā)器在所有工藝角下正常工作。進(jìn)一步的，所述D觸發(fā)器在_40°C至100°C的環(huán)境溫度下正常工作。進(jìn)一步的，所述D觸發(fā)器的最低工作電壓小于等于0. 19V。綜上所述，本發(fā)明所述基于TGMS結(jié)構(gòu)的D觸發(fā)器，該D觸發(fā)器能夠在極低的供電電壓條件下進(jìn)行工作，適用于亞閾值低電壓條件。在本發(fā)明中，通過SPICE模型的仿真，以確保電路功能的準(zhǔn)確和穩(wěn)定性。電路工作條件覆蓋所有的工藝角和苛刻的溫度范圍(_40°C至100°C )，這就克服了制造過程中工藝偏差帶來的電路特性偏差，同時(shí)使得電路能夠在不同環(huán)境下正常工作，適用于無線傳感網(wǎng)絡(luò)的節(jié)點(diǎn)電路。本發(fā)明克服了按照傳統(tǒng)現(xiàn)有亞閾值設(shè)計(jì)方法TGMS結(jié)構(gòu)D觸發(fā)器最低工作電壓僅能達(dá)到0. 23V的缺點(diǎn)，分析了其在更低工作電壓下失效情況并進(jìn)行了改善，使其最低工作電壓能夠達(dá)到0. 19V。最低電壓的降低能夠使整個(gè)亞閾值電路單元庫的工作電壓降低，帶來整體電路功耗的降低。


圖I為本發(fā)明一實(shí)施例中基于TGMS結(jié)構(gòu)的D觸發(fā)器的電路模塊不意圖。圖2為本發(fā)明一實(shí)施例中各反向器的結(jié)構(gòu)示意圖。圖3為本發(fā)明一實(shí)施例中各傳輸門的結(jié)構(gòu)示意圖。圖4為本發(fā)明一實(shí)施例中基于TGMS結(jié)構(gòu)的D觸發(fā)器的結(jié)構(gòu)示意圖。圖5為本發(fā)明一實(shí)施例中基于TGMS結(jié)構(gòu)的D觸發(fā)器中主級鎖存器的工作電流示意圖。圖6為本發(fā)明一實(shí)施例中D觸發(fā)器在針對第一種失效在第一節(jié)點(diǎn)Pl和中間節(jié)點(diǎn)P2處的電壓示意圖。圖7為本發(fā)明一實(shí)施例中D觸發(fā)器在針對第二種失效在輸出節(jié)點(diǎn)Q處的電壓對比示意圖。
具體實(shí)施例方式為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對本發(fā)明的內(nèi)容作進(jìn)一步說明。當(dāng)然本發(fā)明并不局限于該具體實(shí)施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。
其次，本發(fā)明利用示意圖進(jìn)行了詳細(xì)的表述，在詳述本發(fā)明實(shí)例時(shí)，為了便于說明，示意圖不依照一般比例局部放大，不應(yīng)以此作為對本發(fā)明的限定。圖I為本發(fā)明一實(shí)施例中基于TGMS結(jié)構(gòu)的D觸發(fā)器的電路模塊示意圖，如圖I所示，本發(fā)明提供一種基于TGMS結(jié)構(gòu)的D觸發(fā)器，所述D觸發(fā)器包括依次級聯(lián)連接的主級鎖存器100和從級鎖存器200，所述主級鎖存器100用于穩(wěn)定地將所述D觸發(fā)器的輸入值鎖存輸出，所述從級鎖存器200用于穩(wěn)定地將所述主級鎖存器的輸出值鎖存輸出；其中，所述主級鎖存器100的輸入節(jié)點(diǎn)作為所述D觸發(fā)器的輸入節(jié)點(diǎn)D，所述主級鎖存器的輸入節(jié)點(diǎn)接中間節(jié)點(diǎn)P2，所述從級鎖存器200的輸入節(jié)點(diǎn)接中間節(jié)點(diǎn)P2，所述從級鎖存器200的輸出端作為所述D觸發(fā)器的輸出端Q ；所述主級鎖存器100包括第一傳輸門TGl、第二傳輸門TG2、第一反向器INVl和第二反向器INV2，所述第一傳輸門TGl連接于所述主級鎖存器100的輸入節(jié)點(diǎn)和第一節(jié)點(diǎn)Pl之間，所述第一反向器INVl的輸入節(jié)點(diǎn)和輸出端分別接所述第一節(jié)點(diǎn)Pl和所述主級鎖存器的輸出端-即中間節(jié)點(diǎn)P2，第二反向器的輸入節(jié)點(diǎn)接所述主級鎖存器的輸出端-即中間節(jié)點(diǎn)P2，所述第二傳輸門TG2連接于所述第一節(jié)點(diǎn)Pl和所述第二反向器INV2的輸出端之間，其中所述第三反向器的尺寸大于所述第一反向器的尺寸，所述第四反向器的尺寸大于所述第二反向器的尺寸；所述從級鎖存器200包括第三傳輸門TG3、第四傳輸門TG4、第三反向器INV3和第四反向器INV4，所述第三傳輸門TG3連接于中間節(jié)點(diǎn)P2和第二節(jié)點(diǎn)P3之間，所述第三反向器INV3的輸入節(jié)點(diǎn)和輸出端分別接所述第二節(jié)點(diǎn)P3和所述從級鎖存器的輸出端-即D觸發(fā)器輸出端Q，所述第四反向器INV4的輸入節(jié)點(diǎn)接所述從級鎖存器的輸出端-即D觸發(fā)器輸出端Q，所述第四傳輸門TG4連接于所述第二節(jié)點(diǎn)P3和所述第四反向器INV4的輸出端之間。在本實(shí)施例中，所述第一反向器INVl、第二反向器INV2、第三反向器INV3和第四反向器INV4均為CMOS反向器，每一 CMOS反向器均由一對PMOS管和NMOS管組成；在每一CMOS反向器中所述PMOS管的源極接高電平端、所述PMOS管的柵極作為所述CMOS反向器的輸入端，所述PMOS管的漏極作為所述CMOS反向器的輸出端，所述NMOS管的源極接低電平端、所述NMOS管的漏極接所述PMOS管的漏極，所述PMOS管的柵極接所述NMOS管的柵極。在本實(shí)施例中，所述各傳輸門通過信號相反的第一時(shí)鐘信號CK和第二時(shí)鐘信號控制CKB傳輸，所述第二時(shí)鐘信號CKB通過初始時(shí)鐘信號Clk經(jīng)過第五反向器INV5后產(chǎn)生，所述第一時(shí)鐘信號CK通過第二時(shí)鐘信號CKB經(jīng)過第六反向器INV6產(chǎn)生。第一時(shí)鐘信號CK與第二時(shí)鐘信號CKB與各傳輸門的連接關(guān)系如圖I所示。圖2為本發(fā)明一實(shí)施例中各反向器的結(jié)構(gòu)不意圖。圖4為本發(fā)明一實(shí)施例中各基于TGMS結(jié)構(gòu)的D觸發(fā)器的結(jié)構(gòu)不意圖。結(jié)合圖2和圖4，進(jìn)一步的，所述第一反向器INVl包括PMOS管M4和NMOS管M5，PM0S管M4和NMOS管M5的柵極共同接第一節(jié)點(diǎn)P1，PM0S管M4和NMOS管M5的漏極共同接中間節(jié)點(diǎn)P2 ;所述第二反向器INV2包括PMOS管M6和NMOS管M7，所述PMOS管M6和NMOS管M7的柵極共同接中間節(jié)點(diǎn)P2，所述PMOS管M6和NMOS管M7的漏極共同接第二傳輸門TG2 ;所述第三反向器INV3包括PMOS管M12和NMOS管M13，所述PMOS管Ml2和NMOS管Ml3的柵極共同接第二節(jié)點(diǎn)P3，所述PMOS管Ml2和NMOS管Ml3的漏極共同接D觸發(fā)器的輸出端Q ;所述第四反向器INV4包括PMOS管M14和匪OS管M15，所述PMOS管M14和NMOS管M15的柵極接所述D觸發(fā)器的輸出端Q，所述PMOS管M14和NMOS管M15的漏極接所述第四傳輸門TG4。在本實(shí)施例中，所述第一傳輸門TGl、第二傳輸門TG2、第三傳輸門TG3和第四傳輸門TG4均由一對互補(bǔ)的PMOS管和NMOS管組成；在每一傳輸門中PM0S管和NMOS管的源極 之間相連、漏極之間相連且柵極分別接信號相反的第一時(shí)鐘信號CKB和第二時(shí)鐘信號CK。圖3為本發(fā)明一實(shí)施例中各傳輸門的結(jié)構(gòu)示意圖。結(jié)合圖如2和圖3，進(jìn)一步的，第一傳輸門TGl包括PMOS管MO和NMOS管M1，所述PMOS管MO和所述NMOS管Ml的源極接D觸發(fā)器的輸入節(jié)點(diǎn)D，所述PMOS管MO和所述NMOS管Ml的漏極接第一節(jié)點(diǎn)P1，所述PMOS管MO的柵極接第一時(shí)鐘信號CK，所述NMOS管Ml的柵極接第二時(shí)鐘信號CKB ;第二傳輸門TG2包括PMOS管M2和NMOS管M3，所述PMOS管M2和所述NMOS管M3的源極接第一節(jié)點(diǎn)P1，所述PMOS管M2和所述NMOS管M3的漏極接所述第二反向器INV2，所述PMOS管M2的柵極接第二時(shí)鐘信號CKB，所述NMOS管M3的柵極接第一時(shí)鐘信號CK ;第三傳輸門TG3包括PMOS管M8和NMOS管M9，所述PMOS管M8和所述NMOS管M9的源極接中間節(jié)點(diǎn)P2，所述PMOS管M8和所述NMOS管M9的漏極接第二節(jié)點(diǎn)P3，所述PMOS管M8的柵極接第二時(shí)鐘信號CKB，所述NMOS管M9的柵極接第一時(shí)鐘信號CK ;第四傳輸門TG2包括PMOS管MlO和NMOS管MlI，所述PMOS管MlO和所述NMOS管Mll的源極接第二節(jié)點(diǎn)P3，所述PMOS管MlO和所述NMOS管Mll的漏極接所述第四反向器INV4，所述PMOS管MlO的柵極接第一時(shí)鐘信號CK，所述NMOS管Mll的柵極接第二時(shí)鐘信號CKB。此外，所述第五反向器INV5包括PMOS管M16和NMOS管M17，所述第六反向器INV6包括PMOS管M18和NMOS管M19。表I為本發(fā)明D觸發(fā)器中各反向器和傳輸門中MOS管的寬長比，由表I可知,從級鎖存器中的第三反向器INV3中的PMOS管M12的寬長比是主級鎖存器中第一反向器INVl中PMOS管M4的寬長比的2. 25 4. 5倍，從級鎖存器中第三反向器INV3的NMOS管M13的寬長比是主級鎖存器中第一反向器INVl的NMOS管的M5的寬長的2. 5 7. 5倍；從級鎖存器中的第四反向器INV4中的PMOS管M14的寬長比是主級鎖存器中第二反向器INV2中PMOS管M6的寬長比的2. 25 4. 5倍，從級鎖存器中第四反向器INV4的NMOS管M15的寬長比是主級鎖存器中第一反向器的NMOS管的M7的寬長的2. 5 7. 5倍，因此所述從級鎖存器中各反向器的寬長比尺寸大于所述主級鎖存器中位置相對應(yīng)的反向器的寬長比尺寸，使所述基于TGMS結(jié)構(gòu)的D觸發(fā)器在所有工藝角下正常工作，所述基于TGMS結(jié)構(gòu)的D觸發(fā)器在-40°C至100°C的環(huán)境溫度下正常工作，所述基于TGMS結(jié)構(gòu)的D觸發(fā)器的最低工作電壓小于等于0. 19V。表I
權(quán)利要求
1.一種基于TGMS結(jié)構(gòu)的D觸發(fā)器，所述D觸發(fā)器適用于亞閾值低電壓工作條件，所述D觸發(fā)器包括依次級聯(lián)連接的主級鎖存器和從級鎖存器，所述主級鎖存器用于穩(wěn)定地將所述D觸發(fā)器的輸入值鎖存輸出，所述從級鎖存器用于穩(wěn)定地將所述主級鎖存器的輸出值鎖存輸出；其中， 所述主級鎖存器的輸入節(jié)點(diǎn)作為所述D觸發(fā)器的輸入節(jié)點(diǎn)，所述主級鎖存器的輸入節(jié)點(diǎn)接中間節(jié)點(diǎn)，所述從級鎖存器的輸入節(jié)點(diǎn)接中間節(jié)點(diǎn)，所述從級鎖存器的輸出端作為所述D觸發(fā)器的輸出端； 所述主級鎖存器包括第一傳輸門、第二傳輸門、第一反向器和第二反向器，所述第一傳輸門連接于所述主級鎖存器的輸入節(jié)點(diǎn)和第一節(jié)點(diǎn)之間，所述第一反向器輸入節(jié)點(diǎn)和輸出端分別接所述第一節(jié)點(diǎn)和所述主級鎖存器的輸出端，第二反向器的輸入節(jié)點(diǎn)接所述主級鎖存器的輸出端，所述第二傳輸門連接于所述第一節(jié)點(diǎn)和所述第二反向器的輸出端之間，其中所述第三反向器的尺寸大于所述第一反向器的尺寸，所述第四反向器的尺寸大于所述第二反向器的尺寸； 所述從級鎖存器包括第三傳輸門、第四傳輸門、第三反向器和第四反向器，所述第三傳輸門連接于中間節(jié)點(diǎn)和第二節(jié)點(diǎn)之間，所述第三反向器輸入節(jié)點(diǎn)和輸出端分別接所述第二節(jié)點(diǎn)和所述從級鎖存器的輸出端，所述第四反向器的輸入節(jié)點(diǎn)接所述從級鎖存器的輸出端，所述第四傳輸門連接于所述第二節(jié)點(diǎn)和所述第四反向器的輸出端之間。
2.如權(quán)利要求I所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述第一反向器、第二反向器、第三反向器和第四反向器均為CMOS反向器,每一 CMOS反向器均由一對PMOS管和NMOS管組成；在每一 CMOS反向器中所述PMOS管的源極接高電平端、所述PMOS管的柵極作為所述CMOS反向器的輸入端，所述PMOS管的漏極作為所述CMOS反向器的輸出端，所述NMOS管的源極接低電平端、所述NMOS管的漏極接所述PMOS管的漏極，所述PMOS管的柵極接所述NMOS管的柵極。
3.如權(quán)利要求2所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述第三反向器中PMOS晶體管的寬長比大于所述第一反向器中PMOS晶體管的寬長比，所述第三反向器中NMOS晶體管的寬長比大于所述第一反向器中NMOS晶體管的寬長比；所述第四反向器中PMOS晶體管的寬長比大于所述第二反向器中PMOS晶體管的寬長比，所述第四反向器中NMOS晶體管的寬長比大于所述第二反向器中匪OS晶體管的寬長比。
4.如權(quán)利要求2所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述第一反向器的PMOS管和NMOS管的柵極共同接第一節(jié)點(diǎn)，所述第一反向器的PMOS管和NMOS管的漏極共同接中間節(jié)點(diǎn)；所述第二反向器的PMOS管和NMOS管的柵極共同接中間節(jié)點(diǎn)，所述第二反向器的PMOS管和NMOS管的漏極共同接第二傳輸門；所述第三反向器的PMOS管和NMOS管的柵極共同接第二節(jié)點(diǎn)，所述PMOS管和NMOS管的漏極共同接所述D觸發(fā)器的輸出端；所述第四反向器的PMOS管和NMOS管的柵極接所述D觸發(fā)器的輸出端，所述第四反向器的PMOS管和NMOS管的漏極接所述第四傳輸門。
5.如權(quán)利要求2所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述第一反向器的PMOS管的寬長比為10 20，所述第一反向器的NMOS管的寬長比為2 5 ;所述第二反向器的PMOS管的寬長比為10 20，所述第二反向器的NMOS管的寬長比為2 5 ;所述第三反向器的PMOS管的寬長比為45 55，所述第三反向器的NMOS管的寬長比為5 15 ;所述第四反向器的PMOS管的寬長比為45 55，所述第四反向器的NMOS管的寬長比為5 15。
6.如權(quán)利要求5所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述第一反向器的PMOS管的寬長比為17. 8，所述第一反向器的NMOS管的寬長比為3. 6 ;所述第二反向器的PMOS管的寬長比為17. 8，所述第二反向器的NMOS管的寬長比為3. 6 ;所述第三反向器的PMOS管的寬長比為50，所述第三反向器的NMOS管的寬長比為10 ;所述第四反向器的PMOS管的寬長比為50，所述第四反向器的NMOS管的寬長比為10。
7.如權(quán)利要求I所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述第一傳輸門、第二傳輸門、第三傳輸門和第四傳輸門均由一對互補(bǔ)的PMOS管和NMOS管組成；在每一傳輸門中所述PMOS管和NMOS管的源極相連、所述PMOS管和NMOS管的漏極相連，所述PMOS管和NMOS管的柵極分別接收第一時(shí)鐘信號或第二時(shí)鐘信號。
8.如權(quán)利要求7所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，第一傳輸門的PMOS管和所述NMOS管的源極接所述D觸發(fā)器的輸入節(jié)點(diǎn)，所述第一傳輸門的PMOS管和所述NMOS 管的漏極接第一節(jié)點(diǎn)，所述第一傳輸門的PMOS管的柵極接第一時(shí)鐘信號，所述第一傳輸門的NMOS管的柵極接第二時(shí)鐘信號；所述第二傳輸門的PMOS管和NMOS管的源極接所述第一節(jié)點(diǎn)，所述第二傳輸門的PMOS管和NMOS管的漏極接所述第二反向器，所述第二傳輸門的PMOS管的柵極接第二時(shí)鐘信號，所述NMOS管的柵極接第一時(shí)鐘信號；所述第三傳輸門的PMOS管和所述NMOS管的源極接中間節(jié)點(diǎn)，所述第三傳輸門的PMOS管和所述NMOS管的漏極接第二節(jié)點(diǎn)，所述第三傳輸門的PMOS管的柵極接第二時(shí)鐘信號，所述NMOS管的柵極接第一時(shí)鐘信號；所述第四傳輸門的PMOS管和NMOS管，所述PMOS管和所述NMOS管的源極接第二節(jié)點(diǎn)，所述第四傳輸門的PMOS管和所述NMOS管的漏極接所述第四反向器，所述第四傳輸門的PMOS管的柵極接第一時(shí)鐘信號，所述NMOS管的柵極接第二時(shí)鐘信號。
9.如權(quán)利要求7所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述第一傳輸門的PMOS管和NMOS管的寬長比分別為I 2 ;所述第二傳輸門的PMOS管和NMOS管的寬長比分別為I 2 ;所述第三傳輸門的PMOS管和NMOS管的寬長比分別為I 2 ;所述第四傳輸門的PMOS管和NMOS管的寬長比分別為I 2。
10.如權(quán)利要求7所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述第一傳輸門的PMOS管和NMOS管的寬長比分別為I. 8和I. 2 ;所述第二傳輸門的PMOS管和NMOS管的寬長比分別為I. 8和I. 2 ;所述第三傳輸門的PMOS管和NMOS管的寬長比分別為I. 8和I. 2 ;所述第四傳輸門的PMOS管和NMOS管的寬長比分別為I. 8和I. 2。
11.如權(quán)利要求I至10中任意一項(xiàng)所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述D觸發(fā)器在所有工藝角下正常工作。
12.如權(quán)利要求I至10中任意一項(xiàng)所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述D觸發(fā)器在-40°C至100°C的環(huán)境溫度下正常工作。
13.如權(quán)利要求I至10中任意一項(xiàng)所述的基于TGMS結(jié)構(gòu)的D觸發(fā)器，其特征在于，所述D觸發(fā)器的最低工作電壓小于等于0. 19V。
全文摘要
本發(fā)明提供一種基于TGMS結(jié)構(gòu)的D觸發(fā)器，所述D觸發(fā)器適用于亞閾值低電壓工作條件，所述D觸發(fā)器包括依次級聯(lián)連接的主級鎖存器和從級鎖存器，所述主級鎖存器用于穩(wěn)定地將所述D觸發(fā)器的輸入值鎖存輸出，所述從級鎖存器用于穩(wěn)定地將所述主級鎖存器的輸出值鎖存輸出；所述主級鎖存器包括第一傳輸門、第二傳輸門、第一反向器和第二反向器；所述從級鎖存器包括第三傳輸門、第四傳輸門、第三反向器和第四反向器。
文檔編號H03K3/02GK102739198SQ201210249599
公開日2012年10月17日 申請日期2012年7月18日 優(yōu)先權(quán)日2012年7月18日
發(fā)明者何衛(wèi)鋒, 毛志剛, 金威, 魯晟 申請人:上海交通大學(xué)