專利名稱：Usb主機接口的免晶振實現電路和方法
技術領域：
本發(fā)明涉及USB接口的設計，具體涉及一種基于RC振蕩器和鎖相環(huán)的USB1. 1/2. 0主機接口的USB主機接口的免晶振實現電路和方法。
背景技術：
USB協議指出USB接口在數據傳輸時，USB主機會向設備發(fā)送同步包，該同步包可以起到時鐘同步的作用。一般意義上，作為提供同步時鐘的USB主機，其內部需要產生精確且穩(wěn)定的系統時鐘源，該時鐘源應具有如下特征a)精確的時鐘頻率；b)時鐘頻率的低溫漂特性；c)時鐘頻率的高電源抑制比。在現行的大多數應用中，一般采用晶振作為輸入時鐘源來產生此系統時鐘源。但是隨著USB系列產品在價格競爭層面的愈演愈烈，USB接口的成本縮減逐漸成為產品成本縮減的重要一環(huán)，在這種趨勢下，各種USB設備接口的免晶 振方案應運而生，然而USB1. 1/2. 0主機接口的免晶振實現在業(yè)界并不常見。目前為數不多的USB1.1/2. 0主機接口的免晶振實現方案，大多數基于LC振蕩器來進行設計，這是因為LC振蕩器的振蕩頻率比較容易做到低溫漂和高電源抑制比，并且具有較高的時鐘精度和低時鐘抖動。但是LC振蕩器額外需要較大的版圖面積，其面積甚至超過USB1. 1/2.0主機接口本身的版圖面積，這并不利于降低成本；另一方面，LC振蕩器需要較高的功耗，該功耗在USB1. 1/2. 0主機接口的總功耗中占很大比例。RC振蕩器具有低成本、易實現、低功耗等特性，但是傳統的RC振蕩器并不適合做USB1. 1/2. 0主機接口的輸入時鐘源，因為其時鐘頻率具有不可忽視的溫度漂移，電路中存在的一些失調因素也會對時鐘頻率產生重要影響，另外，傳統的RC振蕩頻率的抗電源干擾能力不足。

發(fā)明內容
鑒于以上內容，有必要提供一種應用于USB1. 1/2. 0主機接口的USB主機接口的免晶振實現電路和方法。一種USB主機接口的免晶振實現電路，該電路基于一 RC振蕩器和一鎖相環(huán)，所述免晶振實現電路包括一無輸出電容LD0、一與該無輸出電容LDO相連的RC振蕩器、一與該RC振蕩器相連的鎖相環(huán)電路、一與該鎖相環(huán)電路相連的時鐘自校準模塊及一外部時鐘基準，所述鎖相環(huán)電路包括一鎖相環(huán)模擬電路、一與該鎖相環(huán)模擬電路相連的多相位時鐘產生電路、一與該多相位時鐘產生電路相連的可編程環(huán)路分頻器及一與該多相位時鐘產生電路相連的比較時鐘產生電路，所述時鐘自校準模塊又包括一頻率比較單元、一與該頻率比較單元相連的仲裁單元、一與該仲裁單元相連的分頻數粗調加減單元、一與該仲裁單元相連的分頻數細調加減單元及一連接于該仲裁單元及該可編程環(huán)路分頻器之間的存儲單元。一種USB主機接口的免晶振實現方法，其包括以下步驟
構造一種電路，該電路包括一無輸出電容LD0、一與該無輸出電容LDO相連的RC振蕩器、一與該RC振蕩器相連的鎖相環(huán)電路、一與該鎖相環(huán)電路相連的時鐘自校準模塊及一外部時鐘基準，所述鎖相環(huán)電路包括一鎖相環(huán)模擬電路、一與該鎖相環(huán)模擬電路相連的多相位時鐘產生電路、一與該多相位時鐘產生電路相連的可編程環(huán)路分頻器及一與該多相位時鐘產生電路相連的比較時鐘產生電路，所述時鐘自校準模塊又包括一頻率比較單元、一與該頻率比較單元相連的仲裁單元、一與該仲裁單元相連的分頻數粗調加減單元、一與該仲裁單元相連的分頻數細調加減單元及一連接于該仲裁單元及該可編程環(huán)路分頻器之間的存儲單元。所述無輸出電容LDO的一 IA輸出端與所述RC振蕩器的一 2A輸入端以及所述鎖相環(huán)電路的一 3A輸入端相連；所述無輸出電容LDO的一 IB輸出端與所述RC振蕩器的一2B輸入端相連,所述無負載電容LDO的一 IC輸出端與所述RC 振蕩器的一 2C輸入端相連；所述RC振蕩器的一 2D輸出端與所述鎖相環(huán)模擬電路的一 4A輸入端相連；所述鎖相環(huán)模擬電路的一 4B輸入端與所述可編程環(huán)路分頻器的一 7A輸出端相連；所述鎖相環(huán)模擬電路的一 4C輸出端與所述多相位時鐘產生電路的一 5A輸入端相連；所述多相位時鐘產生電路的一 5B輸出端與所述可編程環(huán)路分頻器的一 7D輸入端相連；所述多相位時鐘產生電路的一 5C輸出端與所述比較時鐘產生電路的一 6A輸入端相連；所述比較時鐘產生電路的一 6B輸出端與所述頻率比較單元的一 9A輸入端相連；所述頻率比較單元的一 9B輸入端與所述外部時鐘基準的一 14A端相連；所述頻率比較單元的一 9C輸出端與所述仲裁單元的一 IOA輸入端相連；所述仲裁單元的一 IOE輸入端與所述存儲單元的一 13B輸出端相連；所述仲裁單元的一 IOB輸出端與所述分頻數粗調加減單元的一 IlA輸入端相連；所述仲裁單元的一 IOC輸出端與所述分頻數細調加減單元的一 12A輸入端相連；所述仲裁單元的一 IOD輸出端與所述存儲單元的一 13A輸入端相連；所述分頻數粗調加減單元的一 IlB輸入端、所述分頻數細調加減單元的一 12B輸入端、所述存儲單元的一 13C輸出端以及所述可編程環(huán)路分頻器的一 7B輸入端相連；所述分頻數細調加減單元的一 12C輸入端、所述存儲單元的一13D輸出端以及所述可編程環(huán)路分頻器的一 7C輸入端相連。相對現有技術，本發(fā)明提供了一種基于RC振蕩器和鎖相環(huán)的應用于USB1. 1/2. 0主機接口的免晶振實現電路和方法，其中RC振蕩器采用低失調低溫漂高電源抑制比的結構，鎖相環(huán)通過時鐘自校準方法得到準確的環(huán)路分頻數，進而為USB1. 1/2. 0主機接口提供高精度的系統時鐘源，本發(fā)明節(jié)省了外部晶振的使用成本，用非常低的成本實現了 USB1. I/USB2. 0主機接口的免晶振技術，并且還獲得了高性能，在免晶振設計領域中具有革命性的突破。


圖I為本發(fā)明USB主機接口的免晶振實現電路的結構框圖。圖2為本發(fā)明USB主機接口的免晶振實現方法的自校準過程的工作流程圖。
具體實施例方式下面結合附圖和具體實施方式
對本發(fā)明作進一步闡述。圖I中標號對應的元件1.無負載電容LDO ；2. RC振蕩器；3.鎖相環(huán)電路；4.鎖相環(huán)模擬電路；5.多相位時鐘產生電路；6.比較時鐘產生電路；7.可編程環(huán)路分頻器；8.時鐘自校準模塊；9.頻率比較單元；10.仲裁單元；11.分頻數粗調加減單元；12.分頻數細調加減單元；13.存儲單元；14.外部時鐘基準。圖2中標號對應的元件A.分頻數初始值；B.是否采用EEPROM配置分頻數判決器；C.分頻數暫存值；D.分頻數粗調加減操作；E.分頻數細調加減操作；F.鎖相環(huán)產生相應穩(wěn)定的比較時鐘頻率；G.兩種時鐘頻率進行比較；H.比較時鐘頻率偏離理想值較大或較小判決器；I.比較時鐘頻率約等于理想值判決器J. OPT存儲最終數據；K. EEPROM配置數據；L.時鐘自校準結束，免晶振實現算法結束。請參閱圖1，本發(fā)明USB主機接口的免晶振實現電路較佳實施方式包括無負載電容LDO (I)、RC振蕩器(2 )、鎖相環(huán)電路(3 )、時鐘自校準模塊(8 )和外部時鐘基準(14)，其中鎖相環(huán)電路(3)中又包括鎖相環(huán)模擬電路(4)、可編程環(huán)路分頻器(7)、多相位時鐘產生電路(5 )和比較時鐘產生電路(6 )，時鐘自校準模塊(8 )又包括了頻率比較單元(9 )、分頻數粗調加減單元(11)、分頻數細調加減單元(12)、仲裁單元(10)和存儲單元(13)。
無輸出電容LDO (I)的IA輸出端與RC振蕩器(2)的2A輸入端以及鎖相環(huán)電路
(3)的3A輸入端相連，該連線表示無負載電容LDO (I)為RC振蕩器(2)和鎖相環(huán)電路(3)提供內部電源，以提高RC振蕩器(2)振蕩頻率和鎖相環(huán)電路(3)輸出時鐘頻率的電源抑制比并減小時鐘抖動；無輸出電容LDO (I)的IB輸出端與RC振蕩器(2)的2B輸入端相連，無輸出電容LDO (I)的IC輸出端與RC振蕩器(2)的2C輸入端相連，這兩根連線的作用是無輸出電容LDO (I)為RC振蕩器(2)提供基準電壓和用于補償溫度漂移的正溫系數電流，進而實現低溫漂的RC振蕩時鐘；RC振蕩器(2)的2D輸出端與鎖相環(huán)模擬電路(4)的4A輸入端相連，該連線表示RC振蕩器(2)的振蕩時鐘作為鎖相環(huán)電路(3)的輸入時鐘源；鎖相環(huán)模擬電路(4)的4B輸入端與可編程環(huán)路分頻器(7)的7A輸出端相連，表示可編程環(huán)路分頻器(7)的分頻時鐘輸出作為鎖相環(huán)電路(3)的反饋時鐘；鎖相環(huán)模擬電路(4)的4C輸出端與多相位時鐘產生電路(5)的5A輸入端相連；多相位時鐘產生電路(5)的5B輸出端與可編程環(huán)路分頻器(7)的7D輸入端相連，表示多相位時鐘送入可編程環(huán)路分頻器(7)，以提供高頻時鐘和產生分數分頻數；多相位時鐘產生電路(5)的5C輸出端與比較時鐘產生電路
(6)的6A輸入端相連；比較時鐘產生電路(6)的6B輸出端與頻率比較單元(9)的9A輸入端相連，表示鎖相環(huán)電路(3)為頻率比較單元(9)提供比較時鐘；頻率比較單元(9)的9B輸入端與外部時鐘基準(14)的14A端相連，表示外部時鐘基準(14)為頻率比較單元(9)提供基準時鐘；頻率比較單元(9)的9C輸出端與仲裁單元(10)的IOA輸入端相連，為仲裁單元
(10)提供判決用的數據；仲裁單元(10)的IOE輸入端與存儲單元(13)的13B輸出端相連，表示仲裁單元(10)處理可更改存儲單元(如電可擦寫可編程只讀存儲器EEPR0M，等)配置分頻數情形；仲裁單元(10)的IOB輸出端與分頻數粗調加減單元(11)的IlA輸入端相連，表示仲裁單元(10)判決比較時鐘頻率偏離理想值較大，鎖相環(huán)電路(3)的頻率調整進入粗調模式；仲裁單元(10)的IOC輸出端與分頻數細調加減單元(12)的12A輸入端相連，表示仲裁單元(10)判決比較時鐘頻率偏離理想值較小，鎖相環(huán)電路(3)的頻率調整進入細調模式；仲裁單元(10)的IOD輸出端與存儲單元(13)的13A輸入端相連，表示仲裁單元(10)判決比較時鐘頻率已趨于理想值，存儲單元(13)存儲最終數據；分頻數粗調加減單元(11)的IlB輸入端、分頻數細調加減單元(12)的12B輸入端、存儲單元(13)的13C輸出端以及可編程環(huán)路分頻器(7)的7B輸入端相連，表示粗調時的整數分頻數或者細調時的整數分頻數或者最終存儲整數分頻數作為鎖相環(huán)電路(3)的整數分頻數；分頻數細調加減單元(12)的12C輸入端、存儲單元(13)的13D輸出端以及可編程環(huán)路分頻器(7)的7C輸入端相連，表示細調時的分數分頻數或者最終存儲分數分頻數作為鎖相環(huán)電路(3)的分數分頻數。無輸出電容LDO (I)在本發(fā)明中所起的作用為為內部RC振蕩器(2)和鎖相環(huán)電路(3)提供穩(wěn)定的電源電壓，以提高RC振蕩頻率和鎖相環(huán)輸出時鐘頻率的電源抑制比并減小時鐘抖動；另一方面，無輸出電容LDO (I)還為RC振蕩器(2)提供基準電壓和用于補償溫度漂移的正溫系數電流，進而實現RC振蕩時鐘的低溫漂特性。采用無輸出電容結構的原因是為USB主機接口的免晶振實現電路節(jié)省一個I/O和外掛大負載電容，從而在實現高性能的前提下不會增加成本。RC振蕩器(2)所起的作用為為內部鎖相環(huán)電路(3)提供一低失調低溫漂高電源抑制比的穩(wěn)定輸入時鐘源，這樣在鎖相環(huán)電路(3)的可編程環(huán)路分頻器(7)的分頻數固定后，其輸出時鐘頻率受失調、溫度和電源電壓的影響極小，其頻率變化范圍可以滿足USB1. 1/2. 0主機接口可接受的頻率變化范圍。 內部鎖相環(huán)電路(3)包括鎖相環(huán)模擬電路(4)、可編程環(huán)路分頻器(7)、多相位時鐘產生電路(6 )和比較時鐘產生電路(7 )，其中鎖相環(huán)模擬電路(4 )和多相位時鐘產生電路
(5)響應輸入時鐘和反饋時鐘，并產生多相位的輸出時鐘送入可編程環(huán)路分頻器(7)，以提供高頻時鐘和產生分數分頻數；比較時鐘產生電路(6)為時鐘自校準模塊(8)提供比較時鐘；可編程環(huán)路分頻器(7)包括整數分頻和分數分頻，分數分頻由多相位時鐘產生，可以使鎖相環(huán)電路(3)輸出時鐘滿足更高精度的要求。對于USB1. I主機接口，所需的時鐘精度滿足以下范圍-0. 25% 0. 25% ;對于USB2. 0主機接口，所需的時鐘精度滿足以下范圍，全速模式下為-0. 25% 0. 25%，高速模式下為-0. 05% 0. 05%。本發(fā)明提出的基于RC振蕩器和鎖相環(huán)的免晶振實現電路可以為USB1. 1/2. 0主機接口提供滿足上述要求的時鐘頻率。時鐘自校準模塊(8)包括頻率比較單元(9)、分頻數粗調加減單元(11)、分頻數細調加減單元(12)、仲裁單元(10)和存儲單元(13)。頻率比較單元(9)對外部基準時鐘(14)計數若干周期，并計算該時間段比較時鐘的計數次數，進而判斷出記錄的計數次數相對于理想計數值的偏離并計算出頻率偏離，該頻率偏離被送入仲裁單元(10)進行判決。仲裁單元(10)判決頻率比較單元(9)計算出的頻率偏離，若為較大頻率偏離，則執(zhí)行分頻數粗調加減單元(11)的功能；若為較小頻率偏離，則執(zhí)行分頻數細調加減單元
(12)的功能；若為極小頻率偏離，則將最終值寫入存儲單元(13)。分頻數粗調加減單元(11)對可編程環(huán)路分頻器(7)的整數分頻數進行加減操作；分頻數細調加減單元(12)對可編程環(huán)路分頻器(7)的整數分頻數和分數分頻數進行加減操作。存儲單元(13)兼容兩種存儲結構可更改存儲單元(如電可擦寫可編程只讀存儲器EEPR0M，等)和單次寫入存儲單元(如單次編程存儲器OPT，等)，可通過時鐘自校準方法固定單次寫入存儲單元的存儲值，還可以忽略該存儲值，通過可更改存儲單元對時鐘頻率進行再校準。請參閱圖2，本發(fā)明USB主機接口的免晶振實現方法，是基于圖I中的免晶振實現電路而實現的，并且需要通過所述外部時鐘基準進行時鐘自校準，其自校準過程按照以下步驟實施步驟A，確定分頻數初始值；
步驟B，仲裁單元(10)判決是否存在可更改存儲單元(如電可擦寫可編程只讀存儲器EEPROM，等)配置可編程環(huán)路分頻器(7 )情形，若存在則將配置值作為可編程環(huán)路分頻器(7 )的分頻數，然后執(zhí)行Yl流程并跳轉入步驟K，否則執(zhí)行NI流程并進入步驟B ；
步驟C，將得到的分頻數值寫入暫存寄存器，得到分頻數暫存值；通過仲裁單元(10)判決單次寫入存儲單元(如單次編程存儲器OPT，等)的儲存值是否已經固定，若已固定則執(zhí)行P3流程，將固定值作為可編程環(huán)路分頻器(7)的分頻數，然后跳轉到步驟J ;若還未固定則通過仲裁單元(10)判決分頻數暫存值是否為最初數據，若為最初數據，則執(zhí)行P2流程并跳轉入步驟F ;若不是最初數據，則執(zhí)行Pl流程，將步驟H或步驟I中前一次運算得到的值作為分頻數暫存值，并轉入步驟D ； 步驟D，分頻數粗調加減單元(11)對可編程環(huán)路分頻器(7)的整數分頻數進行加減操作，新產生的分頻數值被送入暫存器，跳轉入步驟F ; 步驟E，分頻數細調加減單元(12)對可編程環(huán)路分頻器(7)的整數分頻數和分數分頻數進行加減操作，新產生的分頻數值被送入暫存器，跳轉入步驟F ；
步驟F，鎖相環(huán)電路進入鎖定狀態(tài)并產生穩(wěn)定的系統時鐘和比較時鐘；
步驟G，頻率比較單元(9)對外部基準時鐘(14)計數若干周期，并計算該時間段內比較時鐘的計數次數，進而判斷出記錄的計數次數相對于理想計數值的偏離并計算出頻率偏離；
步驟H，仲裁單元(10)判斷步驟G中頻率偏離的相對值，若為較大頻率偏離，則執(zhí)行Y2流程并跳轉入步驟D ;若不是較大頻率偏離，則執(zhí)行N2流程并轉入步驟I ;
步驟I，仲裁單元(10)判斷步驟G中頻率偏離的相對值，若為較小頻率偏離，則執(zhí)行N3流程并跳轉入步驟D ;若為極小頻率偏離，則執(zhí)行Y3流程并轉入步驟J ；
步驟J，將暫存器的最終值作為單次寫入存儲單元(如單次編程存儲器OPT，等)的固定值；
步驟K，可更改存儲單元已配置所述可編程環(huán)路分頻器(7)的分頻數，無需時鐘自校
準；
步驟L，時鐘自校準結束，免晶振實現算法結束。
權利要求
1.一種USB主機接口的免晶振實現電路，該電路基于一 RC振蕩器和一鎖相環(huán)，其特征在于所述免晶振實現電路包括一無輸出電容LDO、一與該無輸出電容LDO相連的RC振蕩器、一與該RC振蕩器相連的鎖相環(huán)電路、一與該鎖相環(huán)電路相連的時鐘自校準模塊及一外部時鐘基準，所述鎖相環(huán)電路包括一鎖相環(huán)模擬電路、一與該鎖相環(huán)模擬電路相連的多相位時鐘產生電路、一與該多相位時鐘產生電路相連的可編程環(huán)路分頻器及一與該多相位時鐘產生電路相連的比較時鐘產生電路，所述時鐘自校準模塊又包括一頻率比較單元、一與該頻率比較單元相連的仲裁單元、一與該仲裁單元相連的分頻數粗調加減單元、一與該仲裁單元相連的分頻數細調加減單元及一連接于該仲裁單元及該可編程環(huán)路分頻器之間的存儲單元。
2.如權利要求I中所述的USB主機接口的免晶振實現電路，其特征在于所述無輸出電容LDO的一 IA輸出端與所述RC振蕩器的一 2A輸入端以及所述鎖相環(huán)電路的一 3A輸入端相連；所述無輸出電容LDO的一 IB輸出端與所述RC振蕩器的一 2B輸入端相連，所述無負載電容LDO的一 IC輸出端與所述RC振蕩器的一 2C輸入端相連。
3.如權利要求2中所述的USB主機接口的免晶振實現電路，其特征在于所述RC振蕩器的一 2D輸出端與所述鎖相環(huán)模擬電路的一 4A輸入端相連；所述鎖相環(huán)模擬電路的一 4B輸入端與所述可編程環(huán)路分頻器的一 7A輸出端相連。
4.如權利要求3中所述的USB主機接口的免晶振實現電路，其特征在于所述鎖相環(huán)模擬電路的一 4C輸出端與所述多相位時鐘產生電路的一 5A輸入端相連；所述多相位時鐘產生電路的一 5B輸出端與所述可編程環(huán)路分頻器的一 7D輸入端相連；所述多相位時鐘產生電路的一 5C輸出端與所述比較時鐘產生電路的一 6A輸入端相連；所述比較時鐘產生電路的一 6B輸出端與所述頻率比較單兀的一 9A輸入端相連。
5.如權利要求4中所述的USB主機接口的免晶振實現電路，其特征在于所述頻率比較單元的一 9B輸入端與所述外部時鐘基準的一 14A端相連；所述頻率比較單元的一 9C輸出端與所述仲裁單元的一 IOA輸入端相連；所述仲裁單元的一 IOE輸入端與所述存儲單元的一 13B輸出端相連；所述仲裁單元的一 IOB輸出端與所述分頻數粗調加減單元的一 IlA輸入端相連；所述仲裁單元的一 IOC輸出端與所述分頻數細調加減單元的一 12A輸入端相連；所述仲裁單元的一 IOD輸出端與所述存儲單元的一 13A輸入端相連；所述分頻數粗調加減單元的一 IlB輸入端、所述分頻數細調加減單元的一 12B輸入端、所述存儲單元的一13C輸出端以及所述可編程環(huán)路分頻器的一 7B輸入端相連；所述分頻數細調加減單元的一12C輸入端、所述存儲單元的一 13D輸出端以及所述可編程環(huán)路分頻器的一 7C輸入端相連。
6.一種USB主機接口的免晶振實現方法，其包括以下步驟 構造一種電路，該電路包括一無輸出電容LD0、一與該無輸出電容LDO相連的RC振蕩器、一與該RC振蕩器相連的鎖相環(huán)電路、一與該鎖相環(huán)電路相連的時鐘自校準模塊及一外部時鐘基準，所述鎖相環(huán)電路包括一鎖相環(huán)模擬電路、一與該鎖相環(huán)模擬電路相連的多相位時鐘產生電路、一與該多相位時鐘產生電路相連的可編程環(huán)路分頻器及一與該多相位時鐘產生電路相連的比較時鐘產生電路，所述時鐘自校準模塊又包括一頻率比較單元、一與該頻率比較單元相連的仲裁單元、一與該仲裁單元相連的分頻數粗調加減單元、一與該仲裁單元相連的分頻數細調加減單元及一連接于該仲裁單元及該可編程環(huán)路分頻器之間的存儲單元；所述無輸出電容LDO的一 IA輸出端與所述RC振蕩器的一 2A輸入端以及所述鎖相環(huán)電路的一 3A輸入端相連；所述無輸出電容LDO的一 IB輸出端與所述RC振蕩器的一 2B輸入端相連， 所述無負載電容LDO的一 IC輸出端與所述RC振蕩器的一 2C輸入端相連；所述RC振蕩器的一 2D輸出端與所述鎖相環(huán)模擬電路的一 4A輸入端相連；所述鎖相環(huán)模擬電路的一 4B輸入端與所述可編程環(huán)路分頻器的一 7A輸出端相連；所述鎖相環(huán)模擬電路的一 4C輸出端與所述多相位時鐘產生電路的一 5A輸入端相連；所述多相位時鐘產生電路的一 5B輸出端與所述可編程環(huán)路分頻器的一 7D輸入端相連；所述多相位時鐘產生電路的一 5C輸出端與所述比較時鐘產生電路的一 6A輸入端相連；所述比較時鐘產生電路的一 6B輸出端與所述頻率比較單元的一 9A輸入端相連；所述頻率比較單元的一 9B輸入端與所述外部時鐘基準的一 14A端相連；所述頻率比較單元的一 9C輸出端與所述仲裁單元的一 IOA輸入端相連；所述仲裁單元的一 IOE輸入端與所述存儲單元的一 13B輸出端相連；所述仲裁單元的一 IOB輸出端與所述分頻數粗調加減單元的一 IIA輸入端相連；所述仲裁單元的一 IOC輸出端與所述分頻數細調加減單元的一 12A輸入端相連；所述仲裁單元的一 IOD輸出端與所述存儲單元的一 13A輸入端相連；所述分頻數粗調加減單元的一 IlB輸入端、所述分頻數細調加減單元的一 12B輸入端、所述存儲單元的一 13C輸出端以及所述可編程環(huán)路分頻器的一 7B輸入端相連；所述分頻數細調加減單元的一 12C輸入端、所述存儲單元的一 13D輸 出端以及所述可編程環(huán)路分頻器的一 7C輸入端相連。
7.如權利要求6中所述的USB主機接口的免晶振實現方法,需要通過所述外部時鐘基準進行時鐘自校準，其自校準過程按照以下步驟實施 步驟A，確定分頻數初始值； 步驟B，所述仲裁單元判決是否存在可更改存儲單元配置所述可編程環(huán)路分頻器情形，若存在則將配置值作為所述可編程環(huán)路分頻器的分頻數，然后執(zhí)行Yl流程并跳轉入步驟K，否則執(zhí)行NI流程并進入步驟B ； 步驟C，將得到的分頻數值寫入暫存寄存器，得到分頻數暫存值；通過所述仲裁單元判決單次寫入存儲單元的儲存值是否已經固定，若已固定則執(zhí)行P3流程，將固定值作為所述可編程環(huán)路分頻器的分頻數，然后跳轉到步驟J ;若還未固定則通過所述仲裁單元判決分頻數暫存值是否為最初數據，若為最初數據，則執(zhí)行P2流程并跳轉入步驟F ;若不是最初數據，則執(zhí)行Pl流程，將步驟H或步驟I中前一次運算得到的值作為分頻數暫存值，并轉入步驟D; 步驟D，所述分頻數粗調加減單元對所述可編程環(huán)路分頻器的整數分頻數進行加減操作，新產生的分頻數值被送入暫存器，跳轉入步驟F ; 步驟E，所述分頻數細調加減單元對所述可編程環(huán)路分頻器的整數分頻數和分數分頻數進行加減操作，新產生的分頻數值被送入暫存器，跳轉入步驟F ； 步驟F，所述鎖相環(huán)電路進入鎖定狀態(tài)并產生穩(wěn)定的系統時鐘和比較時鐘； 步驟G，所述頻率比較單元對所述外部基準時鐘計數若干周期，并計算該時間段內比較時鐘的計數次數，進而判斷出記錄的計數次數相對于理想計數值的偏離并計算出頻率偏離； 步驟H，所述仲裁單元判斷步驟G中頻率偏離的相對值，若為較大頻率偏離，則執(zhí)行Y2流程并跳轉入步驟D ;若不是較大頻率偏離，則執(zhí)行N2流程并轉入步驟I ;步驟I，所述仲裁單元判斷步驟G中頻率偏離的相對值，若為較小頻率偏離，則執(zhí)行N3流程并跳轉入步驟D ;若為極小頻率偏離，則執(zhí)行Y3流程并轉入步驟J ； 步驟J ，將暫存器的最終值作為單次寫入存儲單元的固定值； 步驟K，可更改存儲單元已配置所述可編程環(huán)路分頻器的分頻數，無需時鐘自校準； 步驟L，時鐘自校準結束，免晶振實現算法結束。
全文摘要
一種USB主機接口的免晶振實現電路，包括一無輸出電容LDO、一與無輸出電容LDO相連的RC振蕩器、一與RC振蕩器相連的鎖相環(huán)電路、一與鎖相環(huán)電路相連的時鐘自校準模塊及一外部時鐘基準，鎖相環(huán)電路包括一鎖相環(huán)模擬電路、一與鎖相環(huán)模擬電路相連的多相位時鐘產生電路、一與多相位時鐘產生電路相連的可編程環(huán)路分頻器及一與多相位時鐘產生電路相連的比較時鐘產生電路，時鐘自校準模塊包括一頻率比較單元、一與頻率比較單元相連的仲裁單元、一與仲裁單元相連的分頻數粗調加減單元、一與仲裁單元相連的分頻數細調加減單元及一存儲單元。本發(fā)明進一步提供了一種USB主機接口的免晶振實現方法。本發(fā)明節(jié)省了外部晶振的使用成本。
文檔編號H03L7/18GK102790617SQ20121025005
公開日2012年11月21日 申請日期2012年7月19日 優(yōu)先權日2012年7月19日
發(fā)明者向建軍 申請人:成都銳成芯微科技有限責任公司