一種超高速數(shù)字可配置分頻器的制造方法
【專利摘要】一種超高速數(shù)字可配置分頻器，所述數(shù)字可配置分頻器包括N個級聯(lián)的可配置分頻器基本單元、一與所述第N個可配置分頻器基本單元相連的或門OR1及一與所述或門OR1相連的觸發(fā)器DFF0，所述超高速數(shù)字可配置分頻器為N比特可配置分頻器，其分頻數(shù)在2N~2N范圍內(nèi)可配置，其中，N大于1且為整數(shù)。本發(fā)明數(shù)字可配置分頻器的分頻比在2N~2N范圍內(nèi)可配置，其速度幾乎不隨N的增加而增加。
【專利說明】一種超高速數(shù)字可配置分頻器
[0001]
【技術領域】
[0002]本發(fā)明涉及數(shù)字分頻器，具體涉及一種超高速數(shù)字可配置分頻器。
[0003]【背景技術】
[0004]分頻器是數(shù)字電路設計的基本模塊，在數(shù)字電路設計中應用十分廣泛。在數(shù)字電路設計中，在時鐘多時鐘系統(tǒng)中經(jīng)常會用數(shù)字計數(shù)分頻器來產(chǎn)生子時鐘，另外在鎖相環(huán)倍頻電路中的反饋時鐘也是由分頻器產(chǎn)生。
[0005]分頻器將高頻時鐘信號轉(zhuǎn)換為低頻時鐘信號輸出，包括固定分頻器和可配置分頻器(可編程分頻)。在系統(tǒng)時鐘較高的電路中如果分頻比不是太大，可以采用移位計數(shù)分頻器實現(xiàn)。移位計數(shù)分頻的優(yōu)點是速度可以做到很高。缺點是只能適用于固定的分頻比，其次隨著分頻比的增加資源開銷隨著增加。例如設計一分頻比為80的分頻器就需要位寬為80比特的移位計數(shù)器，這顯然是不可接受的。移位計數(shù)分頻器還有一致命弱點，就是在沒有恢復電路的情況下，穩(wěn)定性不好，不具備可恢復性。如果該分頻器在系統(tǒng)時鐘電路中受到干擾，電路瞬間跑飛，那么系統(tǒng)時鐘就丟失了，只能對系統(tǒng)進行復位處理。顯然在實際的電路設計中是不能接受的。
[0006]在分頻比較大分頻器電路中通常采用計數(shù)分頻器。計數(shù)分頻器的優(yōu)點是資源消耗不會隨分頻比增加有太大的變化，同時它屬于可恢復類型。缺點是電路速度很難做高，尤其在可配置分頻器中。其原因在于:計數(shù)器中包含了加法器，加法器的進位鏈延時較大，因此計數(shù)分頻器的速度隨分 頻比提高而迅速下降。在一些高速設計中用到了預分頻電路，但是預分頻電路一般都是固定的，不利于分頻比的配置。一些分頻比達到22°或更高分頻比的高速可配置分頻器，對分頻器的設計提出了新的挑戰(zhàn)。
[0007]
【發(fā)明內(nèi)容】

[0008]鑒于以上內(nèi)容，有必要提供一種超高速數(shù)字可配置分頻器。
[0009]一種數(shù)字可配置分頻器，所述數(shù)字可配置分頻器包括N個級聯(lián)的可配置分頻器基本單元、一與所述第N個可配置分頻器基本單元相連的或門ORl及一與所述或門ORl相連的觸發(fā)器DFFO，所述超高速數(shù)字可配置分頻器為N比特可配置分頻器，其分頻數(shù)在2曠2n范圍內(nèi)可配置，其中，N大于I且為整數(shù)。
[0010]相對現(xiàn)有技術，本發(fā)明數(shù)字可配置分頻器的分頻比在2曠2N范圍內(nèi)可配置，其速度幾乎不隨N的增加而增加，且電路資源開銷小，相比于現(xiàn)有技術中的分頻器在N值很大的時候優(yōu)勢明顯，故適用于頻率高和N值大的特殊應用中。
[0011]【專利附圖】

【附圖說明】
[0012]圖1為本發(fā)明數(shù)字可配置分頻器較佳實施方式的基本單元邏輯電路。
[0013]圖2為10比特的數(shù)字可配置分頻器。
[0014]【具體實施方式】
[0015]圖1中:FEQ_I是前一級判斷計數(shù)值與分頻比是否相等的信號。Cl是串行計數(shù)器前一級的進位標志信號。HEQ_I是前一級判斷計數(shù)值與分頻比值一半是否相等的信號。SET為分頻計數(shù)器的置位端。FC是分頻比值其中的一位。CK高頻時鐘。CLR為分頻計數(shù)器的清零端。HC是分頻比值一半其中的一位。FEQ_0是當前判斷計數(shù)值與分頻比是否相等的信號輸出。CO是當前計數(shù)的進位標志輸出。HEQ_0是當前判斷計數(shù)值與分頻比值一半是否相等的信號。
[0016]圖2中:CELL 1-CELLN為圖1中的基本單元。DIVN為分頻比。CLK為高頻時鐘。DIVOUT為高速分頻器的輸出。
[0017]基本單元電路見圖1?；締卧ㄒ坏谝挥|發(fā)器DFF1、一第二觸發(fā)器DFF2、一第三觸發(fā)器DFF3、一第四觸發(fā)器DFF4、一第一同或門NXORl、一第二同或門NX0R2、一第一與門AND1、一第二與門AND2和一第三與門AND3。觸發(fā)器到觸發(fā)器之間的組合邏輯不超過2邏輯門。這樣分頻器的高速設計成為可能。N比特分頻器電路結構見圖2，N比特分頻器由基本單元CELL1-CELLN、0R1和DFFO組成。CELLl的FEQ_1、HEQ_I和Cl端都接高電平。第I(1<1 ( N)個基本單元的FEQ_1、HEQ_I和Cl分別和第1_1基本單元的FEQ_0、HEQ_0和CO。第I (I≤KN)個基本單元的FEQ_0、HEQ_0和CO分別和第1+1基本單元的FEQ_1、HEQ_I和Cl。每個基本單元的CLR或SET連接到第N個基本單元的FEQ_0。第I (I < I < N)個基本單元的FC端與DIVN[I]相連。第I (I≤KN)個基本單元的HC端與DIVN[1-1]相連。第N個基本單元的HC接低電平。ORO的輸入端分別連接到第N個基本單元的FEQ_0和HEQ_0。DFFO的E端和ORO的輸出相連。DFFO的D與DFFO的QN端相連。從圖2中連接關系可以看出用基本單元組合出來的分頻器的觸發(fā)器到觸發(fā)器之間的組合邏輯也是不超過2邏輯門。這個特性并不會隨N的增大而增加，所以這種高速的分頻器速度幾乎不受N值大小的影響。
[0018]基本單元中DFFl為計數(shù)器單元，當Cl為高電平時進行一次取反操作，即加一。NXORl和ANDl共同完成計數(shù)值與分頻比的比較。其中NXORl當目標分頻比值FC和計數(shù)器值DFFl的Q端相等時輸出高電平。判斷計數(shù)器值和目標分頻比的相等的條件是計數(shù)器的每一位都和對應的分頻比相等。FEQ_I為高時則上一級計數(shù)器的值和分頻比相等。ANDl輸出高電平表示上一級和當前一級計數(shù)器和分頻比相等。DFF2將判斷邏輯鏈分開，避免在高速設計下判斷邏輯成為關鍵路徑。整個分頻器由多個基本單元組成，當?shù)贜級FEQ_0為高時則認為計數(shù)器和DIVN相等。NX0R2和AND2的功能是判斷計數(shù)器值和DIVN/2是否相等。其原理和判斷計數(shù)器值和DIVN相等一樣。DFF4將判斷邏輯鏈分開，避免在高速設計下判斷邏輯成為關鍵路徑。DFF3和AND3從邏輯上講是是判斷DFFl的Q端信號的下降沿，但從功能上講則是計數(shù)器的進位信號。[0019]圖2中ORO和DFFO完成對CLK的分頻。當CELLN的FEQ_0為高電平時分頻計數(shù)器的值和DIVN相等。當CELLN的HEQ_0為高電平時分頻計數(shù)器的值和DIVN/2相等。從功能上分析DIVOUT在計數(shù)器值等于DIVN或DIVN/2時發(fā)生翻轉(zhuǎn)。CELLN的FEQ_0會連接到每個基本單元的CLR或SET。當CELLN的FEQ_0為高電平時就需要對分頻進行置位操作。N比特的分頻器，那么就應置位為N。
[0020]由基本單元和N比特的分頻器可以看出觸發(fā)器和觸發(fā)器之間的組合邏輯很少，延時自然就會很小。這是分頻器能工作在高頻下的前提，這也是該分頻器設計的核心。
【權利要求】
1.一種數(shù)字可配置分頻器，其特征在于:所述數(shù)字可配置分頻器包括N個級聯(lián)的可配置分頻器基本單元、一與所述第N個可配置分頻器基本單元相連的或門ORl及一與所述或門ORl相連的觸發(fā)器DFFO，所述超高速數(shù)字可配置分頻器為N比特可配置分頻器，其分頻數(shù)在2曠2N范圍內(nèi)可配置，其中，N大于I且為整數(shù)。
2.如權利要求1所述的數(shù)字可配置分頻器，其特征在于:所述可配置分頻器基本單元包括一第一觸發(fā)器DFFl、一第二觸發(fā)器DFF2、一第三觸發(fā)器DFF3、一第四觸發(fā)器DFF4、一第一同或門NX0R1、一第二同或門NX0R2、一第一與門AND1、一第二與門AND2和一第三與門MD3。
3.如權利要求1所述的數(shù)字可配置分頻器，其特征在于:所述第一觸發(fā)器DFFl的反向輸出端QN與數(shù)據(jù)輸入端D相連，所述第一觸發(fā)器DFFl的始能端E與信號Cl相連，所述第一觸發(fā)器DFFl的置位端S與信號SET相連，所述第一觸發(fā)器DFFl的清零端C與信號CLR相連；所述第一同或門NXORl的兩輸入端分別與所述第一觸發(fā)器DFFl的正向輸出端Q及信號FC相連；所述第一與門ANDl的兩輸入端分別與所述第一同或門NXORl的輸出端及信號FEQ_I相連；所述第二同或門NX0R2的兩輸入端分別與所述第一觸發(fā)器DFFl的正向輸出端Q及信號HC相連；所述第二與門AND2的兩輸入端分別與所述第二同或門NX0R2的輸出端及信號HEQ_I相連；所述第二觸發(fā)器DFF2的數(shù)據(jù)輸入端D與所述第一與門ANDl的輸出端相連，所述第二觸發(fā)器DFF2的正向輸出端Q與信號FEQ_0相連；所述第三觸發(fā)器DFF3的數(shù)據(jù)輸入端D與所述第一觸發(fā)器DFFl的正向輸出端Q相連；所述第四觸發(fā)器DFF4的數(shù)據(jù)輸入端D與所述第二與門AND2的輸出端相連，所述第四觸發(fā)器DFF4的正向輸出端Q與信號HEQ_0相連；所述第三與門AND3的兩輸入端分別與第一觸發(fā)器DFFl的反向輸出端QN及第三觸發(fā)器DFF3的正向輸出端Q相連，所述第三與門AND3的輸出端與信號CO相連。
【文檔編號】H03L7/18GK103580687SQ201210268824
【公開日】2014年2月12日 申請日期:2012年7月31日 優(yōu)先權日:2012年7月31日
【發(fā)明者】不公告發(fā)明人 申請人:成都銳成芯微科技有限責任公司