專利名稱：一種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及脈沖信號(hào)的邊沿延時(shí)電路，具體涉及ー種使用恒流源對(duì)充電電容進(jìn)行放電實(shí)現(xiàn)脈沖單側(cè)邊沿延時(shí)的電路。
背景技術(shù)：
脈沖延時(shí)電路是ー種能夠?qū)⒚}沖信號(hào)的上升沿和/或下降沿延長(zhǎng)一定時(shí)間后輸出的功能電路。圖I示出了典型的脈沖單側(cè)延時(shí)的輸入和輸出脈沖的波形，如圖I所示，“脈沖邊沿延時(shí)電路”右側(cè)的輸出脈沖和左側(cè)輸入脈沖相比，脈沖的上升沿被延遲到一定時(shí)刻后出現(xiàn)。圖I的右側(cè)信號(hào)波形曲線表明了輸出脈沖相對(duì)于輸入脈沖具有單側(cè)延遲特性，或者說(shuō)上升沿延遲。更一般的情形，圖2示出了常見(jiàn)的脈沖延時(shí)電路的輸入和輸出脈沖波形。如圖2 所示，與圖I的單側(cè)延時(shí)是不同的，脈沖延時(shí)電路將輸入脈沖的上升沿和下降沿分別延遲一定的時(shí)間出現(xiàn)。但是在一些應(yīng)用中，比如信號(hào)邊沿脈沖發(fā)生電路，就要求實(shí)現(xiàn)脈沖信號(hào)的上升沿或者下降沿單側(cè)延時(shí)。這樣在脈沖延時(shí)電路的設(shè)計(jì)中，除了實(shí)現(xiàn)要求的邊沿延時(shí)，還需要盡可能降低非延時(shí)邊沿的延遲時(shí)間。脈沖邊沿延時(shí)電路可以采用多種方式實(shí)現(xiàn)，包括電阻和電容的充、放電延時(shí)電路，反相器鏈延時(shí)電路，CMOS晶閘管結(jié)構(gòu)的延時(shí)電路，等等。這些電路能夠?qū)⑤斎朊}沖的上升沿和/或下降沿延長(zhǎng)一定時(shí)間后出現(xiàn)，廣泛用于時(shí)鐘發(fā)生器的環(huán)形振蕩和各種信號(hào)調(diào)理電路中。比如反相器鏈延時(shí)電路，圖3表示多個(gè)反相器構(gòu)成的脈沖延時(shí)電路，如圖3所示，單個(gè)的反相器延時(shí)時(shí)間常數(shù)為t的話，則η個(gè)反相器串聯(lián)可以得到n*t的總延吋。再比如阻容延時(shí)電路，圖4表示阻容延時(shí)電路的原理圖，如圖4所示，脈沖信號(hào)nl經(jīng)第一級(jí)的緩沖器輸出的信號(hào)n2通過(guò)電阻R對(duì)電容C進(jìn)行充電，電容充放電的信號(hào)為n3，經(jīng)過(guò)第二級(jí)緩沖器之后，輸出延時(shí)后的脈沖π4。CMOS晶閘管結(jié)構(gòu)本質(zhì)上也是ー種晶體管柵電容放電的延時(shí)電路結(jié)構(gòu)。這些脈沖延時(shí)電路各有特點(diǎn)，有著各自的使用范圍，比如反相器鏈具有結(jié)構(gòu)簡(jiǎn)單的特點(diǎn)，但是單個(gè)反相器的延時(shí)長(zhǎng)度很短，而且難以精確控制，為了獲得較長(zhǎng)的時(shí)間延遲，需要多級(jí)反相器級(jí)聯(lián)；阻容延時(shí)能夠得到范圍比較寬的延時(shí)時(shí)間常數(shù)。圖5表示了阻容延時(shí)電路相關(guān)節(jié)點(diǎn)的電壓波形。從圖5可以看出，節(jié)點(diǎn)n3的電容充放電特性具有對(duì)數(shù)或者指數(shù)特性的充放電特性，因此，脈沖邊沿延時(shí)時(shí)間較長(zhǎng)的時(shí)候需要較大的芯片面積來(lái)制作電阻和電容；集成電路的電阻溫度系數(shù)和電壓系數(shù)都比較大，延時(shí)時(shí)間受電路工作溫度和電源電壓影響較大；脈沖邊沿雙側(cè)延時(shí)，且難以抑制單側(cè)延吋。現(xiàn)有技術(shù)中也有使用恒流源作為負(fù)載對(duì)充電電容進(jìn)行放電來(lái)實(shí)現(xiàn)延時(shí)的電路設(shè)計(jì)。和電阻電容相比，恒流源電路可以抑制電路溫度特性和電源電壓對(duì)邊沿延時(shí)的影響，但是當(dāng)前恒流源脈沖延時(shí)技術(shù)存在數(shù)字信號(hào)完整性差，輸入脈沖的上升沿和下降沿雙側(cè)延時(shí)的缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種脈沖邊沿延時(shí)電路，實(shí)現(xiàn)輸入脈沖的單側(cè)邊沿延時(shí)，并且該電路能夠在保證電路數(shù)字信號(hào)完整性的前提下，顯著降低電容充電開(kāi)關(guān)管導(dǎo)通電阻的要求，從而降低對(duì)電源的要求，而且對(duì)脈沖的非延時(shí)邊沿的信號(hào)沒(méi)有影響。本發(fā)明提供了一種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，使用恒流源對(duì)充電電容進(jìn)行放電實(shí)現(xiàn)脈沖單側(cè)邊沿延時(shí)。本發(fā)明的電路包括第一級(jí)反相器U82、第二級(jí)反相器U83、兩對(duì)開(kāi)關(guān)、恒流源10、電容C80、第五開(kāi)關(guān)MP80、電壓比較器U80以及或非邏輯元件U81。其中，輸入脈沖IN經(jīng)過(guò)所述第一級(jí)反相器U82得到反相信號(hào)inn后，再通過(guò)所述第二級(jí)反相器U83得到同相信號(hào)inp，同相信號(hào)inp和反相信號(hào)inn控制兩對(duì)開(kāi)關(guān)，其中第一對(duì)開(kāi)關(guān)包括并聯(lián)的第一開(kāi)關(guān)MP81和第二開(kāi)關(guān)MN81，第一對(duì)開(kāi)關(guān)的兩端分別接地和恒流源IO ;第二對(duì)開(kāi)關(guān)包括并聯(lián)的第三開(kāi)關(guān)MP82和第四開(kāi)關(guān)MN82，第二對(duì)開(kāi)關(guān)的兩端分別連接電容C80和恒流源IO ;恒流源IO的另一端接地；第五開(kāi)關(guān)MP80連接電容CO的充電電極和 電源VDD，第五開(kāi)關(guān)MP80與電源VDD相連，并受同相信號(hào)inp控制；電壓比較器U80的輸入端和電容C80的充電端相連，電壓比較器U80的輸出信號(hào)和反相信號(hào)inn輸入或非邏輯元件U81，或非邏輯元件U81的輸出為輸入脈沖IN上升沿延時(shí)后的輸出脈沖OUT。當(dāng)輸入信號(hào)IN為低時(shí),反相信號(hào)inn為高，同相信號(hào)inp為低,第一對(duì)開(kāi)關(guān)MP81和MN81開(kāi)通，第二對(duì)開(kāi)關(guān)MP82和MN82關(guān)閉，恒流源IO的輸入端接地，第五開(kāi)關(guān)MP80開(kāi)通，電源VDD通過(guò)第五開(kāi)關(guān)MP80給電容C80充電，輸出脈沖OUT恒為低，電容C80充電到電源VDD吋，電壓比較器U80的輸出反轉(zhuǎn)為高；當(dāng)輸入信號(hào)IN為高時(shí)，反相信號(hào)inn為低，同相信號(hào)inp為高,第五開(kāi)關(guān)MP80關(guān)閉，第一對(duì)開(kāi)關(guān)MP81和MN81關(guān)閉，第二對(duì)開(kāi)關(guān)MP82和MN82打開(kāi)，電容C80通過(guò)第二對(duì)開(kāi)關(guān)MP82和MN82經(jīng)過(guò)恒流源IO放電，當(dāng)電容C80的電壓低于電壓比較器U80的檢測(cè)水平時(shí)，電壓比較器U80輸出低，輸出脈沖OUT反轉(zhuǎn)為高，輸入信號(hào)IN的上升沿被延遲，恒流源IO持續(xù)對(duì)電容C80放電，電壓比較器U80輸入電壓和“地”等電位。本發(fā)明的優(yōu)點(diǎn)和積極效果在于本發(fā)明提供的電路，在電容充電周期，恒流源通過(guò)晶體管開(kāi)關(guān)和地信號(hào)相連，在電容放電周期，恒流源接地的晶體管開(kāi)關(guān)對(duì)關(guān)閉，和充電電容相連的晶體管開(kāi)關(guān)對(duì)打開(kāi)，充電電容通過(guò)恒流源實(shí)現(xiàn)電荷-時(shí)間的線性特性放電，電路數(shù)字完整性好，在降低電源輸出能力要求的前提下實(shí)現(xiàn)了脈沖單側(cè)邊沿延時(shí)，具有単位電容延時(shí)長(zhǎng)，延時(shí)調(diào)整靈活，數(shù)字信號(hào)完整性好等優(yōu)點(diǎn)。


圖I示出了典型的脈沖單側(cè)延時(shí)的輸入和輸出脈沖的波形；圖2示出了常見(jiàn)的脈沖延時(shí)電路的輸入和輸出脈沖波形；圖3示出了多個(gè)反相器鏈構(gòu)成的脈沖延時(shí)電路；圖4示出阻容延時(shí)電路的原理圖；圖5示出了阻容延時(shí)電路相關(guān)節(jié)點(diǎn)的電壓波形；圖6示出了現(xiàn)有的恒流源脈沖延時(shí)電路；圖7示出了恒流源脈沖延時(shí)電路各節(jié)點(diǎn)的電壓波形；
圖8示出了本發(fā)明設(shè)計(jì)的恒流源脈沖單側(cè)邊沿延時(shí)電路；以及圖9示出了本發(fā)明設(shè)計(jì)的恒流源脈沖單側(cè)邊沿延時(shí)電路各節(jié)點(diǎn)的電壓波形。
具體實(shí)施例方式下面將參照附圖更加詳細(xì)地描述本發(fā)明的優(yōu)選實(shí)施方式，在附圖中顯示了本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明可以以各種形式實(shí)現(xiàn)而不應(yīng)該理解為被這里闡述的實(shí)施例所限制。相反，提供這些實(shí)施例是為了使本發(fā)明更加透徹和完整，并且，完全將本發(fā)明的范圍傳達(dá)給本領(lǐng)域的技術(shù)人員。圖6表示了現(xiàn)有的恒流源脈沖延時(shí)電路的電路原理圖。根據(jù)圖6，該電路包括 第一級(jí)反相器U2、第二級(jí)反相器U3、一對(duì)開(kāi)關(guān)MPl和匪I、恒流源10、電容CO、第三開(kāi)關(guān)匪2、第四開(kāi)關(guān)MPO、斯密特觸發(fā)器UO以及反相器U1，其中輸入脈沖IN經(jīng)過(guò)第一級(jí)反相器U2得到反相信號(hào)inn后，再通過(guò)第二級(jí)反相器U3 得到同向信號(hào)inp。同相信號(hào)inp和反相信號(hào)inn控制包括并聯(lián)的第一開(kāi)關(guān)MPl和第二開(kāi)關(guān)麗I的一對(duì)開(kāi)關(guān)，該ー對(duì)開(kāi)關(guān)的兩端分別接恒流源IO和電容CO ;恒流源IO的另一端接第三開(kāi)關(guān)麗2 ；電容CO的充電電極和第四開(kāi)關(guān)MPO相連，第四開(kāi)關(guān)MPO與電源VDD相連，并受同相信號(hào)inp控制；電壓比較器UO的輸入端和電容CO的充電端相連；電壓比較器UO輸出信號(hào)Ctrl 一方面用于控制第三開(kāi)關(guān)MN2,另一方面經(jīng)第一級(jí)反相器Ul后輸出，作為輸入脈沖IN延時(shí)后的輸出脈沖OUT。當(dāng)輸入信號(hào)IN為低的時(shí)候，inp為低，電源VDD通過(guò)MPO開(kāi)關(guān)管給電容CO充電。該充電過(guò)程對(duì)應(yīng)輸入脈沖的下降沿延時(shí)，需要面積大的MPO開(kāi)關(guān)管實(shí)現(xiàn)低導(dǎo)通電阻，從而降低下降沿的延時(shí)。但是低的MPO導(dǎo)通電阻也加大了對(duì)電源輸出大電流的要求。此時(shí)第一開(kāi)關(guān)匪I和第二開(kāi)關(guān)MPl構(gòu)成的恒流源IO放電開(kāi)關(guān)關(guān)閉，電容CO的電荷不能通過(guò)恒流源IO和第三開(kāi)關(guān)麗2放電。當(dāng)電容CO充滿，達(dá)到電源VDD的電壓之后，電壓比較器UO的輸出Ctrl為高，恒流源IO接地的控制開(kāi)關(guān)，即第三開(kāi)關(guān)麗2打開(kāi)。當(dāng)輸入信號(hào)IN為高的時(shí)候，第四開(kāi)關(guān)MPO關(guān)閉，第一開(kāi)關(guān)麗I和第二開(kāi)關(guān)MPl組成的恒流源放電開(kāi)關(guān)打開(kāi)，電容CO可以通過(guò)恒流源IO放電。當(dāng)電容CO的電壓低到電壓比較器UO的翻轉(zhuǎn)電壓的時(shí)候，第一級(jí)反相器Ul輸出，即脈沖輸出OUT才會(huì)實(shí)現(xiàn)從低到高的反轉(zhuǎn)，同時(shí)Ctrl控制的第三開(kāi)關(guān)麗2關(guān)閉，電容CO停止通過(guò)恒流源IO放電，殘留電壓為V0。圖7表示了恒流源脈沖延時(shí)電路各節(jié)點(diǎn)的電壓波形。根據(jù)圖7，輸出脈沖OUT的信號(hào)Vtot的上升沿和輸入IN的信號(hào)Vin的上升沿相比，滯后一定時(shí)間才會(huì)出現(xiàn)，從而實(shí)現(xiàn)脈沖邊沿的延時(shí)。同時(shí)，也示出電容CO的電壓VCQ，以及殘留的電壓V0。由于恒流源對(duì)電容電荷的泄放和時(shí)間成線性關(guān)系，因此上述圖6所示電路和阻容電路的對(duì)數(shù)/指數(shù)充放電特性相比，當(dāng)采用相同的電容和充電電壓的時(shí)候，充電的電荷相同，可以通過(guò)調(diào)整放電電流源的電流獲得更長(zhǎng)的放電時(shí)間，從而獲得更長(zhǎng)的脈沖延時(shí)，并且可以通過(guò)設(shè)計(jì)獲得受溫度、電源電壓影響低的恒流源，從而實(shí)現(xiàn)溫度和電源電壓影響低的高精度延時(shí)。但是圖6的技術(shù)方案仍有明顯的不足一方面第三開(kāi)關(guān)麗2在電容CO電壓低于電壓比較器UO的檢測(cè)電壓VO之后關(guān)閉，雖然可以縮短電容CO再次充電時(shí)間，從而降低對(duì)第四開(kāi)關(guān)MPO和電源的要求。但是由于電容CO的電荷釋放不干凈，電壓比較器UO的輸入PMOS和NMOS器件的柵電壓長(zhǎng)時(shí)間處于“地”和電源之間的中間電壓，這些PMOS和NMOS處于打開(kāi)和關(guān)閉的中間狀態(tài)，因此電路總是存在靜態(tài)功耗，這就是說(shuō)電路的數(shù)字信號(hào)完整性差；另一方面，使用受控的PMOS管MPO對(duì)電容CO直接充電，如果要求脈沖下降沿的延時(shí)小，則要求充電開(kāi)關(guān)管MPO的導(dǎo)通電阻小，但是此時(shí)充電電流大，對(duì)電源輸出能力要求高，反之，充電開(kāi)關(guān)管MPO的導(dǎo)通電阻大可以降低電源負(fù)載特性要求，但會(huì)導(dǎo)致脈沖下降沿的長(zhǎng)延吋。本發(fā)明在現(xiàn)有的恒流源放電延時(shí)電路基礎(chǔ)上提供了ー種通過(guò)恒流源對(duì)充電電容放電實(shí)現(xiàn)脈沖信號(hào)單側(cè)邊沿延時(shí)的電路。在電容充電周期，恒流源通過(guò)晶體管開(kāi)關(guān)和地信號(hào)相連；在電容放電周期，恒流源接地的晶體管開(kāi)關(guān)對(duì)關(guān)閉，和充電電容相連的晶體管開(kāi)關(guān)對(duì)打開(kāi)，充電電容通過(guò)恒流源實(shí)現(xiàn)電荷-吋間的線性特性放電。本發(fā)明提供的電路數(shù)字完整性好，在降低電源輸出能力要求的前提下實(shí)現(xiàn)了脈沖單側(cè)邊沿延時(shí)。圖8示出了本發(fā)明設(shè)計(jì)的脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，包括第一級(jí)反相器U82、第二級(jí)反相器U83、兩對(duì)開(kāi)關(guān)、恒流源10、電容C80、第五開(kāi)關(guān)MP80、電壓比較器U80以及或非邏輯元件U81。
其中，輸入脈沖IN經(jīng)過(guò)所述第一級(jí)反相器U82得到反相信號(hào)inn后，再通過(guò)所述第二級(jí)反相器U83得到同相信號(hào)inp，同相信號(hào)inp和反相信號(hào)inn控制兩對(duì)開(kāi)關(guān)，其中第一對(duì)開(kāi)關(guān)包括并聯(lián)的第一開(kāi)關(guān)MP81和第二開(kāi)關(guān)MN81，第一對(duì)開(kāi)關(guān)的兩端分別接地和恒流源IO ;第二對(duì)開(kāi)關(guān)包括并聯(lián)的第三開(kāi)關(guān)MP82和第四開(kāi)關(guān)MN82，第二對(duì)開(kāi)關(guān)的兩端分別連接電容C80和恒流源IO ;恒流源IO的另一端接地；電容C80的充電電極和第五開(kāi)關(guān)MP80相連，第五開(kāi)關(guān)MP80與電源VDD相連,并受同相信號(hào)inp控制；電壓比較器U80的輸入端和電容C80的充電端相連，電壓比較器U80的輸出信號(hào)和反相信號(hào)inn輸入或非邏輯兀件U81,或非邏輯元件U81的輸出為輸入脈沖IN上升沿延時(shí)后的輸出脈沖OUT。在圖8的電路中，當(dāng)輸入信號(hào)IN為低時(shí)，反相信號(hào)inn為高，同相信號(hào)inp為低，第一對(duì)開(kāi)關(guān)MP81和MN81開(kāi)通，第二對(duì)開(kāi)關(guān)MP82和MN82關(guān)閉，恒流源IO的輸入端接地，電源VDD通過(guò)第五開(kāi)關(guān)MP80給電容C80充電，輸出脈沖OUT恒為低，輸出脈沖OUT的下降沿和輸入信號(hào)IN的下降沿同步，僅存在第一級(jí)反相器U82和或非邏輯元件U81的門延吋，電容C80充電到電源VDD吋，電壓比較器U80的輸出反轉(zhuǎn)為高；當(dāng)輸入信號(hào)IN為高時(shí)，反相信號(hào)inn為低，同相信號(hào)inp為高；第一對(duì)開(kāi)關(guān)MP81和MN81關(guān)閉，第二對(duì)開(kāi)關(guān)MP82和MN82打開(kāi)，電容C80通過(guò)第二對(duì)開(kāi)關(guān)MP82和MN82經(jīng)過(guò)恒流源IO放電，當(dāng)電容C80的電壓低于電壓比較器U80的檢測(cè)水平時(shí)，電壓比較器U80輸出低，輸出脈沖OUT反轉(zhuǎn)為高，輸入信號(hào)IN的上升沿被延遲，恒流源IO持續(xù)對(duì)電容C80放電，電壓比較器U80輸入電壓和“地”等電位。電容C80在放電過(guò)程結(jié)束后沒(méi)有殘留電壓，保證了電路的數(shù)字信號(hào)完整性。圖8中輸入脈沖IN、輸出脈沖OUT、電容C80以及電壓比較器U80的輸出電壓波形如圖9所示。從圖9中可以看出，利用本發(fā)明的電路，電容C80在放電過(guò)程沒(méi)有殘留電壓，電路不存在靜態(tài)功耗。本發(fā)明提供的基于恒流源和電容充放電的脈沖邊沿延時(shí)的電路，能夠通過(guò)調(diào)整電路充電電容C80的容值和/或者放電恒流源電流IO的大小來(lái)實(shí)現(xiàn)不同時(shí)間長(zhǎng)度的邊沿延時(shí)；通過(guò)恒流源IO的接地開(kāi)關(guān)和充電電容C80的放電開(kāi)關(guān)設(shè)計(jì)，可以保障電路數(shù)字信號(hào)完整性；通過(guò)輸入脈沖反相信號(hào)inn和延時(shí)脈沖的組合邏輯處理，有效去除輸入脈沖延時(shí)邊沿一側(cè)的脈沖延時(shí)，并且顯著降低對(duì)充電電容C80充電開(kāi)關(guān)管MP80導(dǎo)通電阻的要求，從而降低對(duì)電源的要求。脈沖的延時(shí)長(zhǎng)度和電容的放電時(shí)間具有線性關(guān)系，電容的放電時(shí)間長(zhǎng)，脈沖的延時(shí)就大；電容的放電時(shí)間短，脈沖的延時(shí)就短。本發(fā)明中，可以通過(guò)調(diào)整恒流源IO電流的大小，從而調(diào)整輸出脈沖的延時(shí)長(zhǎng)短。當(dāng)恒流源電流大的時(shí)候，電容放電時(shí)間短，輸出脈沖實(shí)現(xiàn)的延時(shí)短；恒電流源電流小，電容放電時(shí)間長(zhǎng)，輸出脈沖實(shí)現(xiàn)的延時(shí)長(zhǎng)。也可以通過(guò)調(diào)整電容C80的大小來(lái)調(diào)整輸出脈沖延時(shí)的長(zhǎng)短電容值大,放電時(shí)間長(zhǎng)，輸出脈沖實(shí)現(xiàn)的延時(shí)長(zhǎng)；電容值小，放電時(shí)間短，輸出脈沖實(shí)現(xiàn)的延時(shí)短。也可以同時(shí)調(diào)整恒流源IO電流和充放電電容C80的大小，來(lái)實(shí)現(xiàn)輸出脈沖延時(shí)時(shí)間長(zhǎng)度的調(diào)整。恒流源IO可以使用NMOS管實(shí)現(xiàn)，當(dāng)NMOS管的柵壓恒定，漏源電壓大于飽和漏源電壓的時(shí)候，NMOS管的漏源電流大小恒定，可以作為恒流源使用。通過(guò)改變NMOS管的柵壓，可以調(diào)整恒流源IO的電流大小。第五開(kāi)關(guān)MP80可以使用PMOS管，第五開(kāi)關(guān)MP80和電容C80構(gòu)成充電電路；第五 開(kāi)關(guān)MP80使用輸入信號(hào)的同相信號(hào)inp控制，同相信號(hào)inp為低時(shí),第五開(kāi)關(guān)MP80打開(kāi)，同相信號(hào)inp為高吋，第五開(kāi)關(guān)MP80關(guān)閉，實(shí)現(xiàn)在輸入信號(hào)IN低電平階段對(duì)電容C80充電；第五開(kāi)關(guān)MP80也可以使用導(dǎo)通電阻大的器件，只要滿足在輸入脈沖高電平期間實(shí)現(xiàn)電容C80的滿幅充電即可。第二對(duì)開(kāi)關(guān)中的第三開(kāi)關(guān)MP82和第四開(kāi)關(guān)MN82可以分別使用PMOS管和NMOS管，二者構(gòu)成放電開(kāi)關(guān)，受輸入信號(hào)的同相脈沖inp和反相脈沖inn控制，當(dāng)輸入信號(hào)IN為高電平的時(shí)候，開(kāi)關(guān)導(dǎo)通，電路以恒定的電流對(duì)電容C80進(jìn)行放電。第一對(duì)開(kāi)關(guān)中的第一開(kāi)關(guān)MP81和第二開(kāi)關(guān)MN81可以分別使用PMOS管和NMOS管，二者構(gòu)成接地開(kāi)關(guān)，對(duì)將恒流源IO輸入端接地，使電路處于非恒流源放電狀態(tài)。電壓比較器U80，用于檢測(cè)電容C80的充放電極板電壓，并輸出相應(yīng)的電平?；蚍沁壿嬙81可以采用或非門，分別和輸入脈沖的反相信號(hào)inn及電壓比較器U80的輸出級(jí)相連，或非門的輸出即脈沖單側(cè)邊沿延時(shí)后的輸出。上述方案中，由于允許電容C80的通過(guò)恒流源實(shí)現(xiàn)完全放電，因而電壓比較器U80的輸入端PMOS和NMOS器件的柵壓在穩(wěn)態(tài)期間或者等干“地”，或者等于電源電壓，因此電路的數(shù)字完整性好。電壓比較器U80可以采用諸如反相器或者斯密特觸發(fā)器之類的電壓比較電路。針對(duì)圖8所示的脈沖單側(cè)延時(shí)電路，采用CMOSエ藝優(yōu)選實(shí)現(xiàn)器件參數(shù)的進(jìn)ー步描述如下第五開(kāi)關(guān)MP80的參數(shù)確定方式如下該器件處于飽和導(dǎo)通狀態(tài)下的漏源電流等于或大于恒流源IO的電流。第一開(kāi)關(guān)MP81和第三開(kāi)關(guān)MP82使用器件尺寸相同的PMOS管構(gòu)建，第二開(kāi)關(guān)MN81和第四開(kāi)關(guān)MN82使用器件尺寸相同的NMOS管構(gòu)建，其中使用的PMOS管的尺寸為使用的NMOS管的尺寸的2 3倍。電壓比較器U80的低電壓數(shù)值大于第四開(kāi)關(guān)MN82和恒流源IO的飽和漏源電壓。第五開(kāi)關(guān)MP80的參數(shù)進(jìn)一歩限制如下通過(guò)第五開(kāi)關(guān)MP80給電容C80充電，充電的時(shí)間應(yīng)小于輸入脈沖IN最小低電平的寬度對(duì)應(yīng)的時(shí)間。恒流源IO的電流值進(jìn)ー步限制如下通過(guò)恒流源IO給電容C80放電，當(dāng)電容放電電壓達(dá)到電壓比較器U80的檢測(cè)電平所需要的時(shí)間，應(yīng)小于輸入脈沖IN最小高電平的寬度對(duì)應(yīng)的時(shí)間。
恒流源IO由NMOS管實(shí)現(xiàn)，其漏源電壓大于NMOS管的漏源飽和電壓。
權(quán)利要求
1.一種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，包括第一級(jí)反相器U82、第二級(jí)反相器U83、兩對(duì)開(kāi)關(guān)、恒流源10、電容CO、第五開(kāi)關(guān)MP80、電壓比較器U80以及或非邏輯元件U81 ;第一對(duì)開(kāi)關(guān)包括并聯(lián)的第一開(kāi)關(guān)MP81和第二開(kāi)關(guān)MN81，第二對(duì)開(kāi)關(guān)包括并聯(lián)的第三開(kāi)關(guān)MP82和第四開(kāi)關(guān)MN82 ；其中，輸入脈沖IN經(jīng)過(guò)所述第一級(jí)反相器U82得到反相信號(hào)inn后，再通過(guò)所述第二級(jí)反相器U83得到同相信號(hào)inp ;同相信號(hào)inp和反相信號(hào)inn控制兩對(duì)開(kāi)關(guān)，第一對(duì)開(kāi)關(guān)的兩端分別接地和恒流源IO ;第二對(duì)開(kāi)關(guān)的兩端分別連接電容C80的充電端和恒流源IO的一端，恒流源IO的另一端接地；第五開(kāi)關(guān)MP80的一端連接電容C80的充電端，另一端與電源VDD相連，并受同相信號(hào)inp控制；電壓比較器U80的輸入端和電容C80的充電端相連，電壓比較器U80的輸出信號(hào)和反相信號(hào)inn輸入或非邏輯元件U81，或非邏輯元件U81的輸出為輸入脈沖IN上升沿延時(shí)后的輸出脈沖OUT ；當(dāng)輸入信號(hào)IN為低吋，反相信號(hào)inn為高，同相信號(hào)inp為低，第一對(duì)開(kāi)關(guān)MP81和MN81開(kāi)通，第二對(duì)開(kāi)關(guān)MP82和MN82關(guān)閉，恒流源IO的輸入端接地，第五開(kāi)關(guān)MP80開(kāi)通，電源VDD通過(guò)第五開(kāi)關(guān)MP80給電容C80充電，輸出脈沖OUT恒為低，電容C80充電到電源VDD時(shí)，電壓比較器U80的輸出反轉(zhuǎn)為高；當(dāng)輸入信號(hào)IN為高時(shí)，反相信號(hào)inn為低，同相信號(hào)inp為高,第五開(kāi)關(guān)MP80關(guān)閉,第一對(duì)開(kāi)關(guān)MP81和MN81關(guān)閉，第二對(duì)開(kāi)關(guān)MP82和MN82打開(kāi)，電容C80通過(guò)第二對(duì)開(kāi)關(guān)MP82和MN82經(jīng)過(guò)恒流源IO放電，當(dāng)電容C80的電壓低于電壓比較器U80的檢測(cè)水平時(shí)，電壓比較器U80輸出低，輸出脈沖OUT反轉(zhuǎn)為高，輸入信號(hào)IN的上升沿被延遲，恒流源IO持續(xù)對(duì)電容C80放電，電壓比較器U80輸入電壓和地等電位。
2.根據(jù)權(quán)利要求I所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，所述的輸出脈沖OUT的延時(shí)長(zhǎng)短通過(guò)調(diào)整恒流源IO電流的大小來(lái)調(diào)整。
3.根據(jù)權(quán)利要求I所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，所述的輸出脈沖OUT的延時(shí)長(zhǎng)短通過(guò)調(diào)整電容C80的大小來(lái)調(diào)整。
4.根據(jù)權(quán)利要求I所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，所述的輸出脈沖OUT的延時(shí)長(zhǎng)短通過(guò)同時(shí)調(diào)整恒流源IO電流的大小和調(diào)整電容C80的大小來(lái)調(diào)整。
5.根據(jù)權(quán)利要求1-4任一所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，所述的恒流源IO采用NMOS管實(shí)現(xiàn)，NMOS管的柵壓恒定，NMOS管的漏源電壓大于NMOS管的漏源飽和電壓。
6.根據(jù)權(quán)利要求5所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，所述的恒流源IO給電容C80放電，當(dāng)電容放電電壓達(dá)到電壓比較器U80的檢測(cè)電平所需要的時(shí)間小于輸入脈沖IN最小高電平的寬度所對(duì)應(yīng)的時(shí)間。
7.根據(jù)權(quán)利要求1-4任一所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，所述的第五開(kāi)關(guān)MP80采用PMOS管實(shí)現(xiàn)，其參數(shù)確定方式如下第五開(kāi)關(guān)MP80處于飽和導(dǎo)通狀態(tài)下的漏源電流等于或大于恒流源IO的電流。
8.根據(jù)權(quán)利要求7所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在干，所述的第五開(kāi)關(guān)MP80，給電容C80充電的時(shí)間小于輸入脈沖IN最小低電平的寬度所對(duì)應(yīng)的時(shí)間。
9.根據(jù)權(quán)利要求1-4任一所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，所述的第一開(kāi)關(guān)MP81和第三開(kāi)關(guān)MP82使用器件尺寸相同的PMOS管構(gòu)建，第二開(kāi)關(guān)MN81和第四開(kāi)關(guān)MN82使用器件尺寸相同的匪OS管構(gòu)建，其中使用的PMOS管的尺寸為使用的NMOS管的尺寸的2 3倍。
10.根據(jù)權(quán)利要求1-4任一所述的ー種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，其特征在于，所述的電壓比較器U80的低電壓數(shù)值大于第四開(kāi)關(guān)MN82和恒流源IO的飽和漏源電壓。
全文摘要
本發(fā)明公開(kāi)了一種脈沖信號(hào)單側(cè)邊沿延時(shí)的電路，包括第一級(jí)反相器U82、第二級(jí)反相器U83、兩對(duì)晶體管開(kāi)關(guān)、恒流源I0、電容C80、第五開(kāi)關(guān)MP80、電壓比較器U80以及或非邏輯元件U81，在輸入脈沖低電平階段恒流源I0通過(guò)受控的晶體管開(kāi)關(guān)對(duì)電容C80進(jìn)行充電；當(dāng)輸入脈沖上升沿到來(lái)之后，通過(guò)放電開(kāi)關(guān)使用恒流源I0對(duì)電容C80儲(chǔ)存的電荷進(jìn)行線性放電；電壓比較器U80檢測(cè)電容C80的電壓，并與輸入信號(hào)的反相信號(hào)經(jīng)過(guò)或非邏輯元件U81得到單側(cè)延時(shí)的脈沖信號(hào)。本發(fā)明的電路實(shí)現(xiàn)了單側(cè)邊沿延時(shí)，具有單位電容延時(shí)長(zhǎng)，延時(shí)調(diào)整靈活，數(shù)字信號(hào)完整性好的優(yōu)點(diǎn)。
文檔編號(hào)H03K17/28GK102832912SQ20121027582
公開(kāi)日2012年12月19日 申請(qǐng)日期2012年8月3日 優(yōu)先權(quán)日2012年8月3日
發(fā)明者盧小冬, 楊連軍, 劉禹, 張海英 申請(qǐng)人:沃譜瑞科技(北京)有限責(zé)任公司