專利名稱：輸出電路的制作方法
技術(shù)領(lǐng)域：
本公開涉及輸出電路。
背景技術(shù)：
差分放大器被用于廣泛的應(yīng)用領(lǐng)域。例如，互補(bǔ)信號被用于電子裝置之間的通信。因此，設(shè)置在電子裝置中的通信接口電路具有驅(qū)動器電路，驅(qū)動器電路包括差分放大器以響應(yīng)于互補(bǔ)輸入信號輸出互補(bǔ)信號。日本特開專利公報(bào)No. 2003-152523描述了這種驅(qū)動器電路的示例。例如，如圖7所示，驅(qū)動器電路中包括的差分放大器具有反相器71、72以及差分 電流輸出驅(qū)動器73。反相器71、72分別接收互補(bǔ)輸入信號IN、XIN。差分電流輸出驅(qū)動器73響應(yīng)來自反相器71、72的輸出信號INa、XINa。差分電流輸出驅(qū)動器73包括輸入晶體管M71、M72，輸入晶體管M71、M72分別響應(yīng)輸入信號IN、XIN以互補(bǔ)方式被激活和去激活。例如，當(dāng)輸入晶體管M71被激活以將其漏極電流經(jīng)由輸出端子74提供給信號配線(電纜)時(shí)，耦接到被去激活的輸入晶體管M72的端接(terminating)電阻器R72端接耦接到輸出端子75的信號配線(電纜)。當(dāng)輸入晶體管M72被激活以將其漏極電流經(jīng)由輸出端子75提供給信號配線(電纜)時(shí)，耦接到被去激活的輸入晶體管M71的端接電阻器R71端接耦接到輸出端子74的信號配線(電纜)。通過這種方式，差分放大器產(chǎn)生互補(bǔ)輸出信號OUT和 XOUT。如圖8所不,在圖7所不的差分放大器中，在輸出信號OUT與反相輸出信號XOUT之間的轉(zhuǎn)換時(shí)刻中出現(xiàn)差異。例如，反相輸出信號XOUT的上升時(shí)刻相對于輸出信號OUT的下降時(shí)刻被延遲。此外，因?yàn)檩敵鲂盘朞UT和XOUT彼此互補(bǔ)，所以輸出信號OUT的上升時(shí)刻相對于反相輸出信號XOUT的下降沿時(shí)刻也被延遲。如圖9所示，當(dāng)內(nèi)部信號INa在時(shí)間Tl上升時(shí)，接收內(nèi)部信號Ina的輸入晶體管M71的導(dǎo)通電阻增加。這樣降低了流過輸入晶體管M71的電流，并降低了輸出信號OUT。此夕卜，內(nèi)部信號XINa在時(shí)間Tl下降。當(dāng)提供給輸入晶體管M72柵極的內(nèi)部信號XINa的電壓被降低到低于通過從高電位電壓VDD減去恒流晶體管M73的源漏極電壓與輸入晶體管M72的閾值電壓Vth的總和而獲得的電壓時(shí)，輸入晶體管M72被激活(時(shí)間T2)。然后，電流經(jīng)由激活的輸入晶體管M72流向電阻器R72，以提高反相輸出信號X0UT。通過這種方式，輸入晶體管M71、M72在不同的時(shí)刻被激活和去激活。因此，相對于輸出信號OUT和XOUT的其中一個(gè)的電位從高電平變?yōu)榈碗娖降臅r(shí)亥IJ，輸出信號OUT和XOUT的另外一個(gè)的電位從低電平變?yōu)楦唠娖降臅r(shí)刻被延遲。因此，由于互補(bǔ)輸出信號OUT和XOUT之間的時(shí)刻延遲(即偏斜)，輸出信號OUT和XOUT的交叉點(diǎn)從這些信號OUT和XOUT的每一個(gè)的中點(diǎn)振幅偏移。輸出信號OUT和XOUT的交叉點(diǎn)從中點(diǎn)振幅的這種偏移使待傳輸數(shù)據(jù)的質(zhì)量惡化
發(fā)明內(nèi)容
根據(jù)一個(gè)方面，輸出電路包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第一恒流單元、差分對以及第二恒流單元。第一晶體管包括柵極、源極和漏極，第一晶體管的柵極被供以兩個(gè)輸入信號的其中一個(gè)。第二晶體管包括柵極、源極和漏極，第二晶體管的柵極被供以兩個(gè)輸入信號的另外一個(gè)。第三晶體管包括耦接到第一晶體管的漏極的漏極、耦接到第二晶體管的漏極的柵極、和源極。第四晶體管包括耦接到第一晶體管的漏極的柵極、耦接到第二晶體管的漏極的漏極、和源極。第一恒流單元耦接到第三晶體管的源極和第四晶體管的源極。差分對包括兩個(gè)晶體管，差分對的兩個(gè)晶體管各自包括柵極、源極和漏極。差分對的 兩個(gè)晶體管的其中一個(gè)的柵極耦接到第一晶體管的漏極，并且差分對的兩個(gè)晶體管的另外一個(gè)的柵極耦接到第二晶體管的漏極。第二恒流單元耦接到差分對的兩個(gè)晶體管的源極。兩個(gè)輸出信號從分別對應(yīng)于差分對的兩個(gè)晶體管的漏極的兩個(gè)節(jié)點(diǎn)輸出。本公開的上述方面抑制了兩個(gè)輸出信號之間的時(shí)移(shift in timing)。


參照如下對當(dāng)前優(yōu)選實(shí)施例的描述連同附圖，可以很好地理解本實(shí)施例連同其目的和優(yōu)點(diǎn)，在附圖中圖I是數(shù)據(jù)傳輸系統(tǒng)的示意圖；圖2是半導(dǎo)體裝置的示意性方框圖；圖3是根據(jù)第一實(shí)施例的差分放大器的電路圖；圖4是圖3的差分放大器的操作波形圖；圖5是根據(jù)第二實(shí)施例的差分放大器的電路圖；圖6是另一差分放大器的電路圖；圖7是現(xiàn)有技術(shù)驅(qū)動器電路的電路圖；圖8是圖7的驅(qū)動器電路的操作波形圖；以及圖9是圖7的驅(qū)動器電路的操作波形圖。
具體實(shí)施例方式下面參照附圖描述實(shí)施例。如圖I所示，數(shù)據(jù)傳輸系統(tǒng)包括個(gè)人計(jì)算機(jī)(PC) 11和數(shù)碼相機(jī)12。個(gè)人計(jì)算機(jī)11和數(shù)碼相機(jī)12通過電纜13相互耦接。作為電纜13，使用與用于數(shù)據(jù)傳輸?shù)慕涌诩嫒莸碾娎|，例如USB電纜。數(shù)碼相機(jī)12包括用于數(shù)據(jù)傳輸?shù)尿?qū)動器電路。驅(qū)動器電路例如可以包括差分放大器。傳輸數(shù)據(jù)例如圖像數(shù)據(jù)經(jīng)由電纜13從數(shù)碼相機(jī)12向個(gè)人計(jì)算機(jī)11傳輸。如圖2所示，內(nèi)建在數(shù)碼相機(jī)12中的半導(dǎo)體裝置20包括通過總線25相互耦接的微處理器(MPU)21、接口 22、存儲器(隨機(jī)存取存儲器(RAM))23以及外圍電路24，MPU21用于進(jìn)行總體控制。外圍電路24包括執(zhí)行用于成像的聚焦控制、諸如顏色校正之類的圖像處理、用于將拾取的圖像數(shù)據(jù)轉(zhuǎn)換為給定格式(例如聯(lián)合圖像專家組(JPEG)的圖像數(shù)據(jù)的數(shù)據(jù)轉(zhuǎn)換處理等等的電路。產(chǎn)生的圖像數(shù)據(jù)被存儲在存儲裝置(未示出)中。存儲裝置例如是硬盤驅(qū)動器(HDD)或者非易失性存儲器。接口 22包括驅(qū)動器電路26。驅(qū)動器電路26在MPU21的控制下輸出圖像數(shù)據(jù)。圖像數(shù)據(jù)經(jīng)由電纜13傳輸給個(gè)人計(jì)算機(jī)11。
下面描述差分放大器(輸出電路)的配置示例。[第一實(shí)施例]下面參照圖3和圖4描述差分放大器的第一實(shí)施例。如圖3所示，差分放大器30包括輸入單元31和差分單元32。輸入單元31基于分別提供給輸入端子Pil和Pi2的互補(bǔ)輸入信號IN和XIN產(chǎn)生互補(bǔ)內(nèi)部信號INa和XINa。輸入信號IN被提供給晶體管Ml的柵極，且反相輸入信號XIN被提供給晶體管M2的柵極。晶體管Ml的源極耦接到被供以低電位電壓VSS的配線。在下面的描述中，將被供以低電位電壓VSS的配線稱為基于該電壓的配線VSS。這也適用于被供以其他電壓的配線。晶體管Ml的漏極耦接到晶體管M3的漏極。晶體管M2的源極耦接到配線VSS，且晶體管M2的漏極耦接到晶體管M4的漏極。·晶體管Ml的漏極與晶體管M3的漏極之間的節(jié)點(diǎn)NI充當(dāng)?shù)谝环聪嗥?3的輸出節(jié)點(diǎn)并耦接到晶體管M4的柵極。晶體管M2的漏極與晶體管M4的漏極之間的節(jié)點(diǎn)N2充當(dāng)?shù)诙聪嗥?4的輸出節(jié)點(diǎn)并耦接到晶體管M3的柵極。晶體管Ml和M3作為接收輸入信號IN的第一反相器33操作。此外，晶體管M2和M4作為接收反相輸入信號XIN的第二反相器34操作。第一反相器33和第二反相器34相互交叉耦接。晶體管M3的源極與晶體管M4的源極之間的節(jié)點(diǎn)N3耦接到晶體管M5。晶體管M5例如是P溝道MOS晶體管。晶體管M5的漏極耦接到節(jié)點(diǎn)N3。晶體管M5的源極耦接到被供以高電位電壓VDD的配線(下面稱為配線VDD)。晶體管M5的柵極被供以偏置電壓VB。晶體管M5作為根據(jù)偏置電壓VB提供漏極電流的恒流源進(jìn)行操作。晶體管M5是第一恒流單元的一個(gè)示例。晶體管M5根據(jù)偏置電壓VB，將節(jié)點(diǎn)N3的電壓Vpsl設(shè)定為比高電位電壓VDD低晶體管M5的源漏極電壓的值。此外，輸入單元31包括晶體管M6、M7和OR(或)門35。OR門35被供以互補(bǔ)輸入信號IN和XIN。OR門35的輸出端子耦接到晶體管M6、M7的柵極。晶體管M6、M7例如都是P溝道MOS晶體管。晶體管M6與反相器33的晶體管M3并聯(lián)地耦接。晶體管M7與反相器34的晶體管M4并聯(lián)地耦接。也就是說，晶體管M6的源極和漏極分別耦接到晶體管M3的源極和漏極，且晶體管M7的源極和漏極分別耦接到晶體管M3的源極和漏極。當(dāng)輸入信號IN和XIN都處于低電平(L電平)時(shí)，OR門35輸出具有低電平(L電平)的控制信號SI，而當(dāng)輸入信號IN和XIN的至少一者處于高電平(H電平)時(shí)，OR門35輸出具有高電平(H電平)的控制信號SI?？刂菩盘朣I被提供給晶體管M6、M7的柵極。響應(yīng)于H電平的控制信號SI，晶體管M6、M7被去激活，并且響應(yīng)于L電平的控制信號SI，晶體管M6、M7被激活。被激活的晶體管M6將晶體管M3的源極與漏極相耦接。類似地，被激活的晶體管M7將晶體管M4的源極與漏極相耦接。因此，當(dāng)輸入信號IN和XIN都處于L電平時(shí)，反相器33、34的輸出節(jié)點(diǎn)NI、N2的每一個(gè)的電位都等于節(jié)點(diǎn)N3處的電位。也就是說，響應(yīng)于具有L電平的輸入信號IN和XIN，0R門35和晶體管M6、M7將內(nèi)部信號INa和XINa的電位設(shè)定為等于節(jié)點(diǎn)N3的電位。OR門35是信號產(chǎn)生電路的一個(gè)示例。此外，輸入單元31包括開關(guān)SW1、SW2以及二極管D1、D2。開關(guān)SWl包括耦接到節(jié)點(diǎn)NI的第一端子和耦接到二極管Dl陽極的第二端子。二極管Dl的陰極耦接到配線VSS。類似地，開關(guān)SW2包括耦接到節(jié)點(diǎn)N2的第一端子和耦接到二極管D2陽極的第二端子。二極管D2的陰極耦接到配線VSS。二極管D1、D2被形成為具有類似的電特性。開關(guān)SW1、SW2例如響應(yīng)于從圖2所示的MPU21提供的控制信號而接通和關(guān)斷。例如，MPU21在數(shù)據(jù)傳輸周期中輸出具有第一電平(例如，高電平)的控制信號，并在不用于數(shù)據(jù)傳輸?shù)闹芷谥休敵鼍哂胁煌诘谝浑娖降牡诙娖?例如，低電平)的控制信號。開關(guān)SW1、SW2響應(yīng)于第一電平的控制信號接通，并且響應(yīng)于第二電平的控制信號關(guān)斷。當(dāng)開關(guān)SWl導(dǎo)通時(shí)，二極管Dl的陽極耦接到節(jié)點(diǎn)NI。當(dāng)晶體管Ml處于去激活狀態(tài)時(shí)，二極管Dl將節(jié)點(diǎn)NI的電壓(也就是內(nèi)部信號INa的電平)箝位在相比于低電位電壓VSS高出二極管Dl的閾值電壓(正向電壓)Vdl的電位。當(dāng)晶體管Ml被激活時(shí)，節(jié)點(diǎn)NI的電壓變?yōu)榈扔诘碗娢浑妷篤SS。因此，當(dāng)開關(guān)SWl處于導(dǎo)通狀態(tài)時(shí)，內(nèi)部信號INa在從低電位電壓VSS到二極管Dl的閾值電壓Vdl的范圍內(nèi)移動。當(dāng)開關(guān)SWl處于斷開狀態(tài)且晶體管Ml處于去激活狀態(tài)時(shí)，通過晶體管M3和M5將節(jié)點(diǎn)NI的電壓被設(shè)定為高電位電壓VDD 的電平。因此，當(dāng)開關(guān)SWl處于導(dǎo)通狀態(tài)時(shí)，開關(guān)SWl和二極管Dl限制節(jié)點(diǎn)NI處產(chǎn)生的電壓的范圍，也就是內(nèi)部信號INa的振幅。類似地，當(dāng)開關(guān)SW2導(dǎo)通時(shí)，二極管D2將節(jié)點(diǎn)N2的電壓(也就是反相內(nèi)部信號XINa的電平)箝位在相比于低電位電壓VSS高出二極管D2的閾值電壓(正向電壓)Vd2的電位。因此，當(dāng)開關(guān)SW2處于導(dǎo)通狀態(tài)時(shí)，開關(guān)SW2和二極管D2限制節(jié)點(diǎn)N2處產(chǎn)生的電壓的范圍，也就是反相內(nèi)部信號XINa的振幅。節(jié)點(diǎn)NI、N2耦接到差分單元32。差分單元32被供以具有節(jié)點(diǎn)NI的電壓的內(nèi)部信號INa以及具有節(jié)點(diǎn)N2的電壓的反相內(nèi)部信號XINa。差分單元32包括晶體管Mll和晶體管M12，晶體管Mll的柵極被供以內(nèi)部信號INa,晶體管M12的柵極被供以反相內(nèi)部信號XINa。晶體管Mll和晶體管M12例如都是p溝道MOS晶體管。晶體管Mll和晶體管M12充當(dāng)差分對。晶體管Mll和晶體管M12的源極相互耦接。晶體管Mll和晶體管M12的源極之間的節(jié)點(diǎn)Nll耦接到晶體管M13。晶體管M13例如是p溝道MOS晶體管。晶體管M13包括耦接到節(jié)點(diǎn)Nll的漏極、耦接到配線VDD的源極以及被供以偏置電壓VB的柵極。晶體管M13作為根據(jù)偏置電壓VB提供漏極電流的恒流源操作。晶體管M13是第二恒流單元的一個(gè)示例。根據(jù)偏置電壓VB，節(jié)點(diǎn)Nll的電壓Vps2被設(shè)定為比高電位電壓VDD低晶體管M13的源漏極電壓的值。晶體管Mll的漏極經(jīng)由電阻器Rll和R12耦接到配線VSS。晶體管M12的漏極經(jīng)由電阻器R13和R14耦接到配線VSS。電阻器Rll與電阻器R12之間的節(jié)點(diǎn)N12輸出到輸出端子Pol，而電阻器R13與電阻器R14之間的節(jié)點(diǎn)N13耦接到輸出端子Po2。輸入單元31中成對設(shè)置的晶體管在形狀上被形成為具有類似的電特性。例如，反相器33的晶體管Ml和反相器34的晶體管M2被形成為具有類似的電特性。在這種情況下，例如，將晶體管Ml的柵極長度和柵極寬度分別設(shè)定為等于晶體管M2的柵極長度和柵極寬度。類似地，反相器33的晶體管M3和反相器34的晶體管M4被形成為具有類似的電特性。類似地，差分單元32中成對設(shè)置的晶體管在形狀上被形成為具有類似電特性。例如，接收內(nèi)部信號Ina的晶體管Mll和接收反相內(nèi)部信號XINa的晶體管M12被形成為具有類似的電特性。在輸入單元31中，晶體管M5向反相器33和反相器34提供電流。在差分單元32中，晶體管M13向晶體管Mll和晶體管M12提供電流。此外，差分單元32的晶體管M13提供與通過輸入單元31的晶體管M5提供的電流成比例的電流。例如，將晶體管M5和M13形成為使得流過晶體管M5的電流大小與流過晶體管M13的電流大小之比為I : 6。例如通過并聯(lián)耦接的晶體管的數(shù)量來設(shè)定晶體管M5與晶體管M13的電流比。例如，晶體管M13包括按類似于晶體管M5的形狀被形成的且相互并聯(lián)耦接的六個(gè)晶體管(第一單元晶體管)。晶體管M5的柵極長度和柵極寬度類似于第一單元晶體管中的每個(gè)的柵極長度和柵極寬度。換言之，晶體管M5的電特性(例如，閾值電壓)類似于第一單元晶體管中的每個(gè)的電特性。通過這種方式，將晶體管M5與晶體管M13的電流比設(shè)定為給定值(在此情況下為1:6)。類似地，在差分放大器30中，在各自柵極處被供以相同信號的晶體管被設(shè)定為具有與晶體管M5和晶體管Ml3之間的電流比類似的電流比。例如，在各自柵極被供以內(nèi)部信號INa的晶體管M4和晶體管Mll中，將晶體管M4與晶體管Mll的電流比設(shè)定為給定值(I 6)。在這種情況下，例如，晶體管Mll包括按類似于晶體管M4的形狀被形成的且相互·并聯(lián)耦接的六個(gè)晶體管(第二單元晶體管)。因此，晶體管M4和晶體管Mll被形成為具有類似的閾值電壓并以給定比率(I 6)提供電流。類似地，在各自柵極被供以反相內(nèi)部信號XINa的晶體管M3和晶體管Ml2中，將晶體管M3與晶體管M12的電流比設(shè)定為給定值(I 6)。在這種情況下，例如，晶體管M12包括按類似于晶體管M3的形狀被形成的且相互并聯(lián)耦接的六個(gè)晶體管(第三單元晶體管，其可能與第二單元晶體管相同)。因此，晶體管M3和晶體管M12被形成為具有類似的閾值電壓并以給定比率(I 6)提供電流。如上所述，晶體管M5與晶體管M13的電流比等于晶體管M4與晶體管Mll的電流比以及晶體管M3與晶體管M12的電流比。在本示例中，晶體管M5的數(shù)量與晶體管M13的數(shù)量之比、晶體管M4的數(shù)量與晶體管Mll的數(shù)量之比以及晶體管M3的數(shù)量與晶體管M12的數(shù)量之比彼此相等。此外，晶體管M3、M4的閾值電壓等于晶體管M11、M12的閾值電壓。因此，節(jié)點(diǎn)N3處的電壓Vpsl等于節(jié)點(diǎn)Nll處的電壓Vps2。此外，晶體管M4和晶體管Mll在它們各自的柵極被供以內(nèi)部信號INa。晶體管M3和晶體管M12在它們各自的柵極被供以反相內(nèi)部信號XINa。因此，響應(yīng)于內(nèi)部信號Ina，晶體管M4和晶體管Mll在基本上相同的時(shí)刻被激活。類似地，響應(yīng)于反相內(nèi)部信號XINa，晶體管M3和晶體管Ml2在基本上相同的時(shí)刻被激活。下面描述差分放大器30的操作。如圖4所示，將具有L電平(低電位電壓VSS的電平)的輸入信號IN和具有H電平(高電位電壓VDD的電平)的反相輸入信號XIN提供給差分放大器30。在這種情況下，在圖3中，晶體管Ml響應(yīng)于L電平的輸入信號IN被去激活，且晶體管M2響應(yīng)于H電平的反相輸入信號XIN被激活。結(jié)果，如圖4所不，內(nèi)部信號INa具有相比于低電位電壓VSS高出二極管Dl的閾值電壓Vdl的電位，且反相內(nèi)部信號XINa具有L電平(低電位電壓VSS的電平)。在時(shí)間T0，輸入信號IN開始上升且反相輸入信號XIN開始下降。隨后，當(dāng)輸入信號IN超過晶體管Ml的閾值電壓Vtl時(shí)(時(shí)間Tl)，晶體管Ml被激活。這降低了內(nèi)部信號INa。當(dāng)內(nèi)部信號INa被降低到比節(jié)點(diǎn)N3的電壓Vpsl低出晶體管Mll的閾值電壓Vtll的電壓Vl時(shí)(時(shí)間T2)，晶體管Mll被激活。因此，電流經(jīng)由激活的晶體管Mll流向電阻器Rll和R12。這增加了輸出信號OUT的電壓。在這種情況下，內(nèi)部信號INa被提供給晶體管M4的柵極，晶體管M4的閾值等于晶體管Mll的閾值。因此，晶體管M4也被激活。因此，流過激活的晶體管M4的電流增加了節(jié)點(diǎn)N2的電位，也就是反相內(nèi)部信號XINa的電壓。反相內(nèi)部信號XINa被提供給差分單元32中晶體管M12的柵極。因此，經(jīng)由晶體管M12流過電阻器R13和R14的電流開始減小，以降低反相輸出信號XOUT的電壓。通過這種方式,在時(shí)間T2,輸出信號OUT的電壓開始增加且反相輸出信號XOUT的電壓開始減小。也就是說，輸出信號OUT變化的時(shí)刻與反相輸 出信號XOUT變化的時(shí)刻一致。隨后，當(dāng)反相內(nèi)部信號XINa超過電壓Vl時(shí)(時(shí)間T3)，晶體管M12被去激活。因此，將反相輸出信號XOUT保持在低電位電壓VSS的電平。反相內(nèi)部信號XINa被提供給晶體管M3的柵極。因此，晶體管M3被去激活。這樣將內(nèi)部信號Ina保持在低電位電壓VSS的電平。因此，晶體管Mll的柵極電壓不再降低。也就是說，流向晶體管Mll的電流大小不變化。此外，在時(shí)間T3，晶體管M12已經(jīng)被去激活。因此，即使晶體管M12的柵極電壓進(jìn)一步增加，晶體管M12仍然被保持在去激活狀態(tài)。因此，流向晶體管M12的電流大小不變化，對流向晶體管Mll的電流大小沒有影響。因此，輸出信號OUT的電壓不再增加。因此，基本上在同一時(shí)刻，輸出信號OUT的上升和反相輸出信號XOUT的下降停止。也就是說，基本上在同一時(shí)刻，將輸出信號OUT和反相輸出信號XOUT保持在穩(wěn)定電平。隨后，當(dāng)反相內(nèi)部信號XINa超過比低電位電壓VSS高出二極管D2的閾值電壓Vd2的電壓時(shí)(時(shí)間T4)，二極管D2被激活。因此，二極管D2將反相內(nèi)部信號XINa箝位在相比于低電位電壓VSS高出閾值電壓Vd2的電壓。上面描述了輸入信號IN從L電平變?yōu)镠電平(換言之,反相輸入信號XIN從H電平變?yōu)長電平)的情況。關(guān)于反相輸入信號XIN從L電平變?yōu)镠電平(換言之,輸入信號IN從H電平變?yōu)長電平)的情況進(jìn)行類似的操作，并省略附圖和描述。通過這種方式,差分放大器30使得輸出信號OUT相對于輸入信號IN的變化而變化的時(shí)刻與反相輸出信號XOUT相對于反相輸入信號XIN的變化而變化的時(shí)刻一致。結(jié)果，輸出信號OUT的電位與反相輸出信號XOUT的電位彼此相等的電壓，也就是輸出信號OUT的波形與反相輸出信號XOUT的波形的交叉點(diǎn)電壓，被設(shè)定為輸出信號OUT和XOUT的每個(gè)振幅的中點(diǎn)電壓。第一實(shí)施例的輸出電路有如下優(yōu)點(diǎn)。(I)輸入信號IN和XIN被分別提供給晶體管Ml和M2的柵極。晶體管Ml的漏極耦接到晶體管M3的漏極和晶體管M4的柵極，且晶體管M2的漏極耦接到晶體管M3的柵極和晶體管M4的漏極。此外，晶體管Ml和晶體管M2的漏極分別耦接到充當(dāng)差分對的晶體管Mll和晶體管M12的柵極。晶體管M3和晶體管M4的源極耦接到其柵極被供以偏置電壓VB的晶體管M5。晶體管Mll和晶體管M12的源極耦接到其柵極被供以偏置電壓VB的晶體管M13。當(dāng)輸入信號IN超過晶體管Ml的閾值電壓Vtl時(shí)，晶體管Ml被激活。這樣降低了內(nèi)部信號INa的電壓。當(dāng)內(nèi)部信號INa的電壓被降低到低于比節(jié)點(diǎn)N3的電壓Vpsl低出晶體管Mll的閾值電壓Vtll的電壓Vl時(shí)，晶體管Mll被激活。因此，電流經(jīng)由激活的晶體管Mll流向電阻器Rll和R12。結(jié)果，輸出信號OUT的電壓增加。此外，響應(yīng)于內(nèi)部信號INa，晶體管M4被激活從而使得反相內(nèi)部信號XINa的電壓增加。反相內(nèi)部信號XINa的增加減小了經(jīng)由晶體管M12流向電阻器R13和R14的電流。因此，反相輸出信號XOUT的電壓降低。通過這種方式,差分放大器30使得輸出信號OUT相對于輸入信號IN的變化而變化的時(shí)刻與反相輸出信號XOUT相對于反相輸入信號XIN中的變化而變化的時(shí)刻一致。換言之，抑制了輸出信號OUT與輸出信號XOUT之間的時(shí)移。因此，輸出信號OUT的電位與反相輸出信號XOUT的電位彼此相等時(shí)的電壓(也就是輸出信號OUT的波形與反相輸出信號XOUT的波形的交叉點(diǎn)處的電壓)可以被設(shè)定為輸出信號OUT和XOUT的每個(gè)振幅的中點(diǎn)電壓。(2)當(dāng)輸入信號IN和XIN都處于L電平時(shí)，OR門35和晶體管M6、M7將每個(gè)內(nèi)部信號INa和XINa的電位設(shè)定為節(jié)點(diǎn)N3的電位。這樣防止了當(dāng)輸入信號IN和XIN都處于L電平時(shí)內(nèi)部信號INa和XINa變?yōu)椴淮_定。此外，節(jié)點(diǎn)N3的電位等于節(jié)點(diǎn)Nll的電位。因此，晶體管Mll和M12被處于源極電壓Vps2的內(nèi)部信號INa和XINa去激活。因此，當(dāng)輸入信號IN和XIN都處于L電平時(shí)，輸出信號OUT和XOUT都被保持在L電平(低電位電壓VSS的電平)。(3)開關(guān)SWl和二極管Dl被串聯(lián)耦接在其柵極被供以輸入信號IN的晶體管Ml的漏極與源極端子之間。類似地，開關(guān)SW2和二極管D2被串聯(lián)耦接在其柵極被供以反相輸入信號XIN的晶體管M2的漏極與源極端子之間。因此，內(nèi)部信號INa從比低電位電壓VSS高出二極管Dl的閾值電壓Vdl(正向電壓)的電壓下降，且反相內(nèi)部信號XINa從比低電位電壓VSS高出二極管D2的閾值電壓Vd2(正向電壓)的電壓下降。如果將二極管Dl和D2省略，則內(nèi)部信號INa和XINa各自取高電位電壓VDD的電平。因此，與內(nèi)部信號INa和XINa從高電位電壓VDD下降的情況相比，內(nèi)部信號INa和XINa迅速下降到低于電壓VI，如圖4所示。也就是說，激活晶體管Mll和M12所用的時(shí)間更少。結(jié)果，可以更快地傳輸數(shù)據(jù)。(4)開關(guān)SW1、SW2分別與二極管D1、D2串聯(lián)耦接。因此，通過斷開開關(guān)SW1、SW2，電流分別不流過二極管D1、D2。這樣降低了差分放大器30中的消耗電流。(5) 二極管Dl、D2分別限制了內(nèi)部信號INa和XINa的振幅。較大的振幅要花更多的時(shí)間變?yōu)榻o定電平。在這種情況下，當(dāng)輸入信號INa和XINa在短周期里被反相時(shí)，有 可能出現(xiàn)在內(nèi)部信號INa和XINa例如到達(dá)高電位電壓VDD之前，下一變化就開始的情況，從而可能導(dǎo)致符號間干擾。因此，通過限制內(nèi)部信號INa和XINa的振幅，可以防止數(shù)據(jù)傳輸中的符號間干擾。[第二實(shí)施例]下面參照圖5描述第二實(shí)施例。在第一實(shí)施例和第二實(shí)施例中相同的組件采用相同的附圖標(biāo)記，并且部分或全部省略對相同組件的重復(fù)描述。如圖5所示，差分放大器40包括輸入單元31a、差分單元32以及偏置電壓控制單元41。輸入單元31a中晶體管M5的柵極和漏極被耦接到偏置電壓控制單元41。偏置電壓控制單元41包括晶體管M21和M22、電阻器R21以及運(yùn)算放大器42。晶體管M21和M22例如各自是p溝道MOS晶體管。晶體管M21的源極耦接到配線VDD，漏極耦接到晶體管M22的源極，且柵極被供以偏置電壓VB。電阻器R21的第一端子耦接到晶體管M22的漏極，第二端子耦接到配線VSS。晶體管M22的柵極耦接到配線VSS。晶體管M21與晶體管M22之間的節(jié)點(diǎn)N21耦接到運(yùn)算放大器42的倒相輸入端子。運(yùn)算放大器42的非倒相輸入端子耦接到輸入單元31a中的節(jié)點(diǎn)N3，也就是晶體管M5的漏極。運(yùn)算放大器42的輸出端子耦接到晶體管M5的柵極。偏置電壓控制單元41中設(shè)置的晶體管M21、晶體管M22以及電阻器R21與差分單元32中設(shè)置的晶體管M13、晶體管M11(M12)以及電阻器Rll和R12 (R13和R14)相對應(yīng)地被形成。例如，晶體管M21被形成為提供大小等于晶體管M13提供的電流大小的電流，且晶體管M22被形成為提供大小等于晶體管Mil (M12)提供的電流大小的電流。電阻器R21被形成為電阻值等于電阻器Rll和電阻器R12的組合電阻值。晶體管M12和M22以及電阻器R21用于將差分單元32中節(jié)點(diǎn)Nll處的電壓Vps2設(shè)定為等于晶體管M21與晶體管M22之間的節(jié)點(diǎn)N21處的基準(zhǔn)電壓Vps3。 運(yùn)算放大器42產(chǎn)生偏置電壓VB1，以使得兩個(gè)輸入端子的電壓彼此相等。在本實(shí)施例中，運(yùn)算放大器42產(chǎn)生偏置電壓VB1，使得晶體管M5的漏極電壓(也就是節(jié)點(diǎn)N3的電壓Vpsl)變?yōu)榈扔诨谄秒妷篤B在節(jié)點(diǎn)N21產(chǎn)生的基準(zhǔn)電壓Vps3。這里，在節(jié)點(diǎn)N21產(chǎn)生的基準(zhǔn)電壓Vps3等于差分單元32中節(jié)點(diǎn)Nll的電壓Vps2。因此，運(yùn)算放大器42產(chǎn)生偏置電壓VBl，使得輸入單元31a中節(jié)點(diǎn)N3的電壓Vpsl變?yōu)榈扔诓罘謫卧?2中節(jié)點(diǎn)Nll的電壓Vps2。除了第一實(shí)施例的優(yōu)點(diǎn)之外，第二實(shí)施例的輸出電路還具有以下優(yōu)點(diǎn)。(6)偏置電壓控制單元41通過利用晶體管M21和M22以及電阻器R21，基于偏置電壓VB來產(chǎn)生基準(zhǔn)電壓Vps3。然后，偏置電壓控制單元41控制晶體管M5，使得節(jié)點(diǎn)N3的電壓Vpsl(也就是晶體管M3和M4的每個(gè)的源極電壓)等于基準(zhǔn)電壓Vps3。因此，差分單元32中節(jié)點(diǎn)Nll的電壓Vps2(也就是晶體管Mll和M12的源極電壓)變?yōu)榈扔谳斎雴卧?1a中晶體管M3和M4的源極電壓。此外，偏置電壓控制單元41可以防止由于諸如溫度變化這樣的因素所導(dǎo)致的節(jié)點(diǎn)N3的電壓Vpsl與節(jié)點(diǎn)Nll的電壓Vps2之間的差異。結(jié)果，可以抑制由于溫度變化等所導(dǎo)致的輸出信號OUT與XOUT之間的時(shí)移。本領(lǐng)域技術(shù)人員將清楚，在不脫離本發(fā)明范圍的情況下可以以很多其他形式實(shí)施上述實(shí)施例。具體而言，應(yīng)當(dāng)理解，可以以下述形式實(shí)施上述實(shí)施例。在上述實(shí)施例中，p溝道MOS晶體管和n溝道MOS晶體管可以互換。即使晶體管的極性互換，差分放大器(輸出電路)仍然具有與上述實(shí)施例一樣的優(yōu)點(diǎn)。例如，可將圖3所示的差分放大器30改為圖6所示的差分放大器。圖6所示差分放大器50的組件采用與圖3所示差分放大器30的組件相同的附圖標(biāo)記。當(dāng)然，使得二極管Dl和二極管D2的連接以及電位的設(shè)定與圖3所示的差分放大器30相反。差分放大器50包括AND (與)門51，代替圖3所示的OR門35。AND門51是信號產(chǎn)生電路的一個(gè)示例。AND門51在輸入信號IN和XIN都處于H電平時(shí)輸出具有H電平的控制信號S2，而當(dāng)輸入信號IN和XIN的至少一個(gè)處于L電平時(shí)輸出具有L電平的控制信號S2。控制信號S2被提供給晶體管M6和M7的柵極。晶體管M6和M7響應(yīng)于具有H電平的控制信號S2被激活，并且響應(yīng)于具有L電平的控制信號S2被去激活。激活的晶體管M6將晶體管M3的源極與漏極相互耦接。類似地，激活的晶體管M7將晶體管M4的源極與漏極相互耦接。因此，當(dāng)輸入信號IN和XIN都處于H電平時(shí)，節(jié)點(diǎn)NI和N2的電位變?yōu)榈扔诠?jié)點(diǎn)N3的電位。也就是說，響應(yīng)于具有H電平的輸入信號IN和XIN，AND門51和晶體管M6、M7將內(nèi)部信號INa和XINa的電位設(shè)定為等于節(jié)點(diǎn)N3的電位。因此，當(dāng)輸入信號IN和XIN都處于H電平時(shí)，可將輸出信號OUT和XOUT都保持在H電平(高電位電壓VDD的電平)。在上述實(shí)施例中，例如，可以適當(dāng)?shù)馗淖兙w管M5與晶體管M13的電流比(例如，晶體管M13的第一單元晶體管的數(shù)量)。類似地，可以適當(dāng)?shù)馗淖兙w管M4與晶體管Mll的電流比(例如，晶體管Mll的第二單元晶體管的數(shù)量)。類似地，可以適當(dāng)?shù)馗淖兙w管M3與晶體管M12的電流比(例如，晶體管M12的第三單元晶體管的數(shù)量)。此外，當(dāng)改變晶體管M5與晶體管M13之間的電流比時(shí)，可以通過相互并聯(lián)耦接的多個(gè)單元晶體管來形成晶體管M5和晶體管M13的每個(gè)。這也適用于改變晶體管M4與晶體管Mll之間電流比的情況以及改變晶體管M3與晶體管M12之間電流比的情況。在上述實(shí)施例中，可以省略開關(guān)SWl和SW2。在上述實(shí)施例中，可以省略開關(guān)SWl和SW2以及二極管Dl和D2?！ぴ谏鲜鰧?shí)施例中，可以省略晶體管M6和晶體管M7以及廣生用于控制晶體管M6和晶體管M7的信號的OR門35或AND門51。在上述實(shí)施例中，可以用異或門(EX-0R門)代替OR門35。EX-0R門響應(yīng)于具有相同電平的輸入信號IN和XIN(兩者都處于H電平或L電平)輸出具有L電平的信號，并且響應(yīng)于具有不同電平的輸入信號IN和XIN輸出具有H電平的信號。因此，響應(yīng)于具有相同電平的輸入信號IN和XIN，EX-OR門和晶體管M6、M7將內(nèi)部信號INa和XINa的電位設(shè)定為等于節(jié)點(diǎn)N3的電位。因此，當(dāng)輸入信號IN和XIN都處于L電平或H電平時(shí)，可將輸出信號OUT和XOUT都設(shè)定為L電平(低電位電壓VSS的電平)。EX-OR門的使用使得能夠提供符合給定數(shù)據(jù)傳輸標(biāo)準(zhǔn)(例如，通用串聯(lián)總線(USB)標(biāo)準(zhǔn)2.0)的驅(qū)動器電路。雖然在上述實(shí)施例中將差分放大器30、40或50用作執(zhí)行設(shè)備(圖I所示的個(gè)人計(jì)算機(jī)11和數(shù)碼相機(jī)12)之間數(shù)據(jù)傳輸?shù)尿?qū)動器電路，但是從任何其他裝置輸出信號時(shí)也可以使用該差分放大器。例如，在一個(gè)設(shè)備中從一個(gè)裝置向任何其他裝置輸出信號時(shí)，或者在一個(gè)半導(dǎo)體裝置中從一個(gè)電路向任何其他電路輸出信號時(shí)，可以使用該差分放大器。這里引用的所有示例和條件性語言都是為了教導(dǎo)的目的，以幫助讀者理解本發(fā)明的原理以及發(fā)明人為了推動現(xiàn)有技術(shù)而貢獻(xiàn)的概念，并且應(yīng)當(dāng)解釋為并非限制這些引用的示例和條件，說明書中這些示例的組織也不涉及說明本發(fā)明的先進(jìn)和不足。雖然已經(jīng)詳細(xì)描述了本發(fā)明(多個(gè)發(fā)明)的實(shí)施例(多個(gè)實(shí)施例)，但是應(yīng)當(dāng)理解，在不脫離本發(fā)明精神和范圍的情況下，可以對本發(fā)明做出各種改變、替代和變更。
權(quán)利要求
1.一種輸出電路，包括 第一晶體管，包括柵極、源極和漏極，其中所述第一晶體管的柵極被供以兩個(gè)輸入信號的其中一個(gè)； 第二晶體管，包括柵極、源極和漏極，其中所述第二晶體管的柵極被供以所述兩個(gè)輸入信號中的另外一個(gè)； 第三晶體管，包括耦接到所述第一晶體管的漏極的漏極、耦接到所述第二晶體管的漏極的柵極、以及源極； 第四晶體管，包括耦接到所述第一晶體管的漏極的柵極、耦接到所述第二晶體管的漏極的漏極、以及源極； 第一恒流單元，被耦接到所述第三晶體管的源極和所述第四晶體管的源極； 差分對，包括兩個(gè)晶體管，所述差分對的兩個(gè)晶體管各自包括柵極、源極和漏極，其中所述差分對的兩個(gè)晶體管的其中一個(gè)晶體管的柵極耦接到所述第一晶體管的漏極，所述差分對的兩個(gè)晶體管中的另外一個(gè)晶體管的柵極耦接到所述第二晶體管的漏極；以及 第二恒流單元，被耦接到所述差分對的兩個(gè)晶體管的源極， 其中兩個(gè)輸出信號從分別與所述差分對的兩個(gè)晶體管的漏極相對應(yīng)的兩個(gè)節(jié)點(diǎn)輸出。
2.根據(jù)權(quán)利要求I的輸出電路，其中 所述差分對的兩個(gè)晶體管的每個(gè)晶體管的閾值電壓等于所述第三晶體管和所述第四晶體管的每個(gè)晶體管的閾值電壓；以及 所述差分對的兩個(gè)晶體管的每個(gè)晶體管的源極電壓等于所述第三晶體管和所述第四晶體管的每個(gè)晶體管的源極電壓。
3.根據(jù)權(quán)利要求I的輸出電路，其中 所述第一恒流單元包括耦接在被供以第一電壓的第一配線與所述第三晶體管和所述第四晶體管的源極之間的第一恒流晶體管，所述第一恒流晶體管包括被供以第一偏置電壓的柵極； 所述第二恒流單元包括耦接在所述第一配線與所述差分對的兩個(gè)晶體管的源極之間的第二恒流晶體管，所述第二恒流晶體管包括被供以所述第一偏置電壓的柵極；以及 所述第一恒流晶體管和所述第二恒流晶體管按相互類似的形狀被形成。
4.根據(jù)權(quán)利要求I的輸出電路，其中 所述第一恒流單元包括耦接在被供以第一電壓的第一配線與所述第三晶體管和所述第四晶體管的源極之間的第一恒流晶體管，所述第一恒流晶體管包括被供以第一偏置電壓的柵極；以及 所述第二恒流單元包括耦接在所述第一配線與所述差分對的兩個(gè)晶體管的源極之間的第二恒流晶體管，所述第二恒流晶體管包括被供以第二偏置電壓的柵極； 所述輸出電路還包括偏置電壓控制單元，所述偏置電壓控制單元產(chǎn)生所述第一偏置電壓以使得所述第三晶體管和所述第四晶體管的每個(gè)的源極電壓變?yōu)榈扔诨谒龅诙秒妷寒a(chǎn)生的基準(zhǔn)電壓。
5.根據(jù)權(quán)利要求I的輸出電路，其中 所述第三晶體管、所述第四晶體管以及所述第一恒流單元的每個(gè)是一個(gè)晶體管或者是相互并聯(lián)耦接的多個(gè)晶體管中的一個(gè)晶體管；所述第二恒流單元以及所述差分對的兩個(gè)晶體管的每個(gè)是相互并聯(lián)耦接的多個(gè)晶體管中的一個(gè)晶體管；以及 所述第四晶體管的數(shù)量與所述差分對的兩個(gè)晶體管的其中一個(gè)晶體管的數(shù)量之比、所述第三晶體管的數(shù)量與所述差分對的兩個(gè)晶體管中的另外一個(gè)晶體管的數(shù)量之比以及所述第一恒流單元的數(shù)量與所述第二恒流單 元的數(shù)量之比彼此相等。
6.根據(jù)權(quán)利要求I的輸出電路，還包括 第一二極管，與所述第一晶體管并聯(lián)耦接；以及 第二二極管，與所述第二晶體管并聯(lián)耦接。
7.根據(jù)權(quán)利要求6的輸出電路，還包括 第一開關(guān)，與所述第一二極管串聯(lián)耦接；以及 第二開關(guān)，與所述第二二極管串聯(lián)耦接。
8.根據(jù)權(quán)利要求I至7中任一項(xiàng)的輸出電路，還包括 第六晶體管，與所述第三晶體管并聯(lián)耦接； 第七晶體管，與所述第四晶體管并聯(lián)耦接；以及 信號產(chǎn)生電路，產(chǎn)生控制信號以在所述兩個(gè)輸入信號都處于第一電平時(shí)去激活所述第六晶體管和所述第七晶體管。
9.一種輸出電路，包括 輸入單元，其根據(jù)兩個(gè)輸入信號產(chǎn)生兩個(gè)內(nèi)部信號；以及 差分單元，其根據(jù)所述兩個(gè)內(nèi)部信號產(chǎn)生兩個(gè)輸出信號，其中 所述差分單元包括 分別被供以所述兩個(gè)內(nèi)部信號的晶體管對，所述晶體管各自包括源極，所述晶體管的源極被相互耦接；以及 耦接到所述晶體管的源極的恒流單元，以及 所述輸入單元包括被交叉耦接且分別被供以所述兩個(gè)輸入信號的反相器對，其中所述輸入單元基于所述晶體管的源極電壓以及所述晶體管的閾值電壓延遲所述兩個(gè)內(nèi)部信號。
全文摘要
本發(fā)明涉及輸出電路。輸出電路包括第一至第四晶體管、第一和第二恒流單元，以及差分對。第一和第二晶體管的柵極分別被供以兩個(gè)輸入信號。第一晶體管的漏極耦接到第三晶體管的漏極和第四晶體管的柵極。第二晶體管的漏極耦接到第三晶體管的柵極和第四晶體管的漏極。第一恒流單元耦接到第三和第四晶體管的源極。差分對包括兩個(gè)晶體管，且兩個(gè)晶體管的柵極分別耦接到第一和第二晶體管的漏極。第二恒流單元耦接到兩個(gè)晶體管的源極。兩個(gè)輸出信號從分別對應(yīng)于兩個(gè)晶體管的漏極的兩個(gè)節(jié)點(diǎn)輸出。
文檔編號H03F3/45GK102957387SQ20121029455
公開日2013年3月6日 申請日期2012年8月14日 優(yōu)先權(quán)日2011年8月16日
發(fā)明者松田晶詳, 鈴木章弘 申請人:富士通半導(dǎo)體股份有限公司