專利名稱：一種三值低功耗多米諾比較單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)值比較電路，尤其是涉及一種三值低功耗多米諾比較單元。
背景技術(shù)：
數(shù)值比較器是數(shù)字系統(tǒng)中重要的數(shù)字器件之一，是構(gòu)成算術(shù)運(yùn)算器的最基本單元，用來判斷二個(gè)數(shù)值的大小。采用三值信號的數(shù)值比較器，比較結(jié)果(大于、等于、小于)可用一個(gè)三值信號表示，與同樣數(shù)量二值信號相比，前者可以減少電路系統(tǒng)間的連線、增加單線攜帶信息量能力，從而提高了空間和時(shí)間的利用率，降低數(shù)值比較器的功耗。而比較單元作為構(gòu)成數(shù)值比較器的主要模塊，其功耗又決定了比較器的功耗。隨著半導(dǎo)體工藝的不斷進(jìn)步，布線面積已成為限制芯片面積的主要因素，采用多 值理論設(shè)計(jì)的電路，可以有效節(jié)省芯片面積，降低生產(chǎn)成本。同時(shí)，多米諾電路以其速度快的優(yōu)良特性，被廣泛應(yīng)用于微處理器、存儲器、緩存器和探測儀器中的高速運(yùn)算電路及關(guān)鍵路徑中。多米諾電路由于周期性的預(yù)充電和放電操作，通常表現(xiàn)出較高的開關(guān)活動(dòng)性，因此動(dòng)態(tài)能耗較大。絕熱多米諾電路，采用交流電源供電，其能量轉(zhuǎn)換方式是汲取的電荷從電源傳至節(jié)點(diǎn)電容，再返回至電源端，實(shí)現(xiàn)能量的循環(huán)利用，從而降低電路功耗。多值單軌多米諾電路中，多值輸入信號需要經(jīng)過文字運(yùn)算轉(zhuǎn)化為二值輸入信號，采用雙軌邏輯可省去文字運(yùn)算，簡化設(shè)計(jì)。因此，將多值邏輯、絕熱邏輯與雙軌多米諾電路結(jié)合起來應(yīng)用到數(shù)值比較器的設(shè)計(jì)中具有現(xiàn)實(shí)意義。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種在保證具有正確的邏輯功能的前提下，功耗較低的三值低功耗多米諾比較單元。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為一種三值低功耗多米諾比較單元，該比較單元的輸入信號包括第一數(shù)值信號、第一互補(bǔ)數(shù)值信號、第二數(shù)值信號，第二互補(bǔ)數(shù)值信號、高位比較輸出信號、互補(bǔ)高位比較輸出信號，該比較單元包括用于控制邏輯2信號產(chǎn)生的第一控制電路、用于控制邏輯I信號產(chǎn)生的第二控制電路和比較信號產(chǎn)生電路，所述的第一控制電路接入所述的第一數(shù)值信號、所述的第一互補(bǔ)數(shù)值信號、所述的第二數(shù)值信號，所述的第二互補(bǔ)數(shù)值信號、所述的高位比較輸出信號和所述的互補(bǔ)高位比較輸出信號，所述的第二控制電路接入所述的第一數(shù)值信號、所述的第一互補(bǔ)數(shù)值信號、所述的第二數(shù)值信號，所述的第二互補(bǔ)數(shù)值信號、所述的高位比較輸出信號和所述的互補(bǔ)高位比較輸出信號，所述的比較信號產(chǎn)生電路接入所述的第一控制電路的輸出信號和所述的第二控制電路的輸出信號，所述的比較信號產(chǎn)生電路的信號輸出端輸出該比較單元的比較結(jié)果，所述的比較信號產(chǎn)生電路的互補(bǔ)信號輸出端輸出該比較單元的互補(bǔ)比較結(jié)果。所述的第一控制電路包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管,所述的第一 POMS管的漏極、所述的第一 NMOS管的漏極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極連接且其連接端為所述的第一控制電路的第一控制信號輸出端，所述的第一 NMOS管的源極與所述的第二 NMOS管的漏極連接，所述的第三NMOS管的源極與所述的第四NMOS管的漏極連接，所述的第二 NMOS管的源極、所述的第四NMOS管的源極和所述的第五NMOS管的漏極連接，所述的第五NMOS管的源極與所述的第六NMOS管的漏極連接，所述的第二 POMS管的漏極、所述的第八NMOS管的漏極、所述的第九NMOS管的漏極和所述的第十一 NMOS管的漏極連接且其連接端為所述的第一控制電路的第二控制信號輸出端，所述的第九NMOS管的源極與所述的第十NMOS管的漏極連接，所述的第十一 NMOS管的源極與所述的第十二 NMOS管的漏極連接，所述的第十NMOS管的源極、所述的第十二NMOS管的源極和所述的第十三NMOS管的漏極連接，所述的第十三NMOS管的源極與所述的第十四NMOS管的漏極連接，所述的第六NMOS管的源極、所述的第七NMOS管的源極、所述的第八NMOS管的源極、所述的第十四NMOS管的源極和所述的第十五NMOS管的漏極連接，所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極均接入所述的第一數(shù)值信號，所述的第九NMOS管的柵極和所述的第十二 NMOS管的柵極均接入所述的第一互補(bǔ)數(shù)值信號，所述的第二 NMOS管的柵極和所述的第三NMOS管的柵極均接入所述的第二互補(bǔ)數(shù)值信號，所述的第十NMOS管的柵極和所述的第十一 NMOS管的柵極均接入所述的第二數(shù)值信號，所述的第五NMOS管的柵極、所述的第七NMOS管的柵極和所述的第十三NMOS管的柵極均接入所述的高位比較輸出信號，所述的第六NONS管的柵極、所述的第八NMOS管的柵極和所述的第十四NMOS管的柵極均接入所述的互補(bǔ)高位比較輸出信號，所述的第一 POMS管的源極、所述的第二 POMS管的源極和所述的第十五NMOS管的源極均接入幅值電平對應(yīng)邏輯2的功率時(shí) 鐘信號，所述的第一 PMOS管的柵極、所述的第二 PMOS管的柵極和所述的第十五NMOS管的柵極均接入幅值電平對應(yīng)邏輯2的第一鐘控時(shí)鐘信號，所述的幅值電平對應(yīng)邏輯2的功率時(shí)鐘信號與所述的幅值電平對應(yīng)邏輯2的第一鐘控時(shí)鐘信號的相位相差180度。所述的第二控制電路包括第三PMOS管、第四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管和第三十六NMOS管，所述的第三POMS管的漏極、所述的第十六NMOS管的漏極、所述的第十八NMOS管的漏極和所述的第二十NMOS管的漏極連接且其連接端為所述的第二控制電路的第一控制信號輸出端，所述的第十六NMOS管的源極與所述的第十七NMOS管的漏極連接，所述的第十八NMOS管的源極與所述的第十九NMOS管的漏極連接，所述的第二十NMOS管的源極與所述的第二十一 NMOS管的漏極連接，所述的第二十一 NMOS管的源極與所述的第二十二 NMOS管的漏極連接，所述的第二十二 NMOS管的源極與所述的第二十三NMOS管的漏極連接，所述的第十七NMOS管的源極、所述的第十九NMOS管的源極、所述的第二十三NMOS管的源極和所述的第二十四NMOS管的漏極連接，所述的第二十四NMOS管的源極與所述的第二十五NMOS管的漏極連接，所述的第四POMS管的漏極、所述的第二十六NMOS管的漏極、所述的第三十NMOS管的漏極和所述的第三十二 NMOS管的漏極連接且其連接端為所述的第二控制電路的第二控制信號輸出端，所述的第二十六NMOS管的源極與所述的第二十七NMOS管的漏極連接，所述的第二十七NMOS管的源極與所述的第二十八NMOS管的漏極連接，所述的第二十八NMOS管的源極與所述的第二十九NMOS管的漏極連接,所述的第三十NMOS管的源極與所述的第三^ NMOS管的漏極連接，所述的第三十二 NMOS管的源極與所述的第三十三NMOS管的漏極連接，所述的第二十九NMOS管的源極、所述的第三^ NMOS管的源極、所述的第三十三NMOS管的源極和所述的第三十四NMOS管的漏極連接，所述的第三十四NMOS管的源極與所述的第三十五NMOS管的漏極連接，所述的第二十五NMOS管的源極、所述的第三十五NMOS管的源極和所述的第三十六NMOS管的漏極連接，所述的第十六NMOS管的柵極、所述的第二十NMOS管的柵極、所述的第二十一 NMOS管的柵極、所述的第二十六NMOS管的柵極、所述的第二十七NMOS管的柵極和所述的第三十二 NMOS管的柵極均接入所述的第一數(shù)值信號，所述的第十七NMOS管的柵極、所述的第二十二 NMOS管的柵極、所述的第二十三NMOS管的柵極、所述的第二十八NMOS管的柵極、所述的第二十九NMOS管的柵極和所述的第三十三NMOS管的柵極均接入所述的第二數(shù)值信號，所述的第十八NMOS管的柵極和所述的第三十NMOS管的柵極均接入所述的第一互補(bǔ)數(shù)值信號，所述的第十九NMOS管的柵極和所述的第三十NMOS管的柵極均接入所述的第二互補(bǔ)數(shù)值信號，所述的第二十四NMOS管的柵極和所述的第三十四NMOS管的柵極均接入所述的高位比較輸出信號，所述的第二十五NMOS管的柵極和所述的第三十五NMOS管的柵極均接入所述的互補(bǔ)高位比較輸出信號，所述的第三POMS管的源極、·所述的第四POMS管的源極和所述的第三十六NMOS管的源極均接入所述的幅值電平對應(yīng)邏輯2的功率時(shí)鐘信號，所述的第三PMOS管的柵極、所述的第四PMOS管的柵極和所述的第三十六NMOS管的柵極均接入所述的幅值電平對應(yīng)邏輯2的第一鐘控時(shí)鐘信號。所述的比較信號產(chǎn)生電路包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三十七NMOS管和第三十八NMOS管，所述的第五POMS管的漏極、所述的第六POMS管的漏極和所述的第三十七NMOS管的漏極連接且其連接端為所述的比較信號產(chǎn)生電路的信號輸出端，所述的第七POMS管的漏極、所述的第八POMS管的漏極和所述的第三十八NMOS管的漏極連接且其連接端為所述的比較信號產(chǎn)生電路的互補(bǔ)信號輸出端，所述的第五PMOS管的柵極與所述的第一控制電路的第一控制信號輸出端連接，所述的第六PMOS管的柵極與所述的第二控制電路的第一控制信號輸出端連接，所述的第七PMOS管的柵極與所述的第二控制電路的第二控制信號輸出端連接，所述的第八PMOS管的柵極與所述的第一控制電路的第二控制信號輸出端連接，所述的第五POMS管的源極、所述的第八POMS管的源極、所述的第三十七NMOS管的源極和所述的第三十八NMOS管的源極均接入所述的幅值電平對應(yīng)邏輯2的第一鐘控時(shí)鐘信號，所述的第六POMS管的源極和所述的第七POMS管的源極均接入幅值電平對應(yīng)邏輯的I的第二鐘控時(shí)鐘信號，所述的第三十七NMOS管的柵極和所述的第三十八NMOS管的柵極均接入所述的幅值電平對應(yīng)邏輯2的功率時(shí)鐘信號，所述的第一鐘控時(shí)鐘信號的相位與所述的第二鐘控時(shí)鐘信號的相位相同。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于通過將多值邏輯、絕熱邏輯與雙軌多米諾電路應(yīng)用到數(shù)值比較單元的設(shè)計(jì)中，結(jié)合開關(guān)信號理論設(shè)計(jì)出符合正確的邏輯功能的三值低功耗多米諾比較單元，該比較單元由第一控制電路、第二控制電路和比較信號產(chǎn)生電路組成，邏輯功能正確，且結(jié)構(gòu)簡單，與采用直流電源的常規(guī)三值多米諾數(shù)值比較單元相比，該三值低功耗多米諾比較單元功耗節(jié)省約60%，具有明顯的低功耗特性。


圖I (a)為Ci+1=0時(shí)，Ci的卡諾圖；圖I (b)為Ci+1=l時(shí)，Ci的卡諾圖；圖I (c)為Ci+1=2時(shí)，Ci的卡諾圖；圖2 (a)為Ci+1=0時(shí)，G的卡諾圖；圖2 (b)為Ci+1=l時(shí)，f的卡諾圖；圖2 (C)為Ci+1=2時(shí)，G的卡諾圖； 圖3 Ca)為本發(fā)明的電路圖；圖3 (b)為本發(fā)明的符號圖；圖4 Ca)為本發(fā)明的第一控制電路的電路圖；圖4 (b)為本發(fā)明的第一控制電路的符號圖；圖5 Ca)為本發(fā)明的第二控制電路的電路圖；圖5 (b)為本發(fā)明的第二控制電路的符號圖；圖6 Ca)為本發(fā)明的比較信號產(chǎn)生電路的電路圖；圖6 (b)為本發(fā)明的比較信號產(chǎn)生電路的符號圖；圖7為功率時(shí)鐘信號、第一鐘控時(shí)鐘信號和第二鐘控時(shí)鐘信號的波形圖；圖8為本發(fā)明的模擬波形圖；圖9為本發(fā)明與常規(guī)三值多米諾比較單元的瞬態(tài)能耗比較圖。
具體實(shí)施例方式以下結(jié)合附圖實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)描述。一種三值低功耗多米諾比較單元，該比較單元的輸入信號包括第一數(shù)值信號、第一互補(bǔ)數(shù)值信號、第二數(shù)值信號，第二互補(bǔ)數(shù)值信號、高位比較輸出信號、互補(bǔ)高位比較輸出信號，該比較單元包括用于控制邏輯2信號產(chǎn)生的第一控制電路、用于控制邏輯I信號產(chǎn)生的第二控制電路和比較信號產(chǎn)生電路，第一控制電路接入第一數(shù)值信號、第一互補(bǔ)數(shù)值信號、第二數(shù)值信號，第二互補(bǔ)數(shù)值信號、高位比較輸出信號和互補(bǔ)高位比較輸出信號，第二控制電路接入第一數(shù)值信號、第一互補(bǔ)數(shù)值信號、第二數(shù)值信號，第二互補(bǔ)數(shù)值信號、高位比較輸出信號和互補(bǔ)高位比較輸出信號，比較信號產(chǎn)生電路接入第一控制電路的輸出信號和第二控制電路的輸出信號，比較信號產(chǎn)生電路的信號輸出端輸出該比較單元的比較結(jié)果，比較信號產(chǎn)生電路的互補(bǔ)信號輸出端輸出該比較單元的互補(bǔ)比較結(jié)果。三值低功耗多米諾比較單元的設(shè)計(jì)思路為首先引入三值邏輯。應(yīng)用三值邏輯設(shè)計(jì)數(shù)值比較單元有個(gè)優(yōu)點(diǎn)比較結(jié)果(大于、等于、小于)正好可以用一個(gè)三值信號予以表示。設(shè)仏為輸入比較單元的第一數(shù)值信號、Bi為輸入比較單元的第二數(shù)值信號，Ci+1為輸入比較單元的高位比較輸出信號，(^為比較單元輸出的比較結(jié)果。如果待比較的兩個(gè)數(shù)均為一位數(shù)，則輸入比較單元的第一數(shù)值信號和第二數(shù)值信號即為待比較的兩個(gè)數(shù)值對應(yīng)的信號，此時(shí)Ci+1=l ;如果待比較的兩個(gè)數(shù)均為多位數(shù)，則Ai為待比較的第一個(gè)多位數(shù)中的第i位數(shù)對應(yīng)的信號，Bi為待比較的第二個(gè)多位數(shù)中的第i位數(shù)對應(yīng)的信號，Ci+1為待比較的第一個(gè)多位數(shù)的第i位以上的高位數(shù)A和待比較的第二個(gè)多位數(shù)的第i位以上的高位數(shù)B的比較結(jié)果，Ci為比較單元的比較結(jié)果，即待比較的第一個(gè)多位數(shù)中從第i位至最高位的數(shù)值和待比較的第二個(gè)多位數(shù)中從第i位至最高位的數(shù)值的比較結(jié)果。由此，我們可以得到Ci的定義為
權(quán)利要求
1.一種三值低功耗多米諾比較單元，該比較單元的輸入信號包括第一數(shù)值信號、第一互補(bǔ)數(shù)值信號、第二數(shù)值信號，第二互補(bǔ)數(shù)值信號、高位比較輸出信號、互補(bǔ)高位比較輸出信號，其特征在于該比較單元包括用于控制邏輯2信號產(chǎn)生的第一控制電路、用于控制邏輯I信號產(chǎn)生的第二控制電路和比較信號產(chǎn)生電路，所述的第一控制電路接入所述的第一數(shù)值信號、所述的第一互補(bǔ)數(shù)值信號、所述的第二數(shù)值信號，所述的第二互補(bǔ)數(shù)值信號、所述的高位比較輸出信號和所述的互補(bǔ)高位比較輸出信號，所述的第二控制電路接入所述的第一數(shù)值信號、所述的第一互補(bǔ)數(shù)值信號、所述的第二數(shù)值信號，所述的第二互補(bǔ)數(shù)值信號、所述的高位比較輸出信號和所述的互補(bǔ)高位比較輸出信號，所述的比較信號產(chǎn)生電路接入所述的第一控制電路的輸出信號和所述的第二控制電路的輸出信號，所述的比較信號產(chǎn)生電路的信號輸出端輸出該比較單元的比較結(jié)果，所述的比較信號產(chǎn)生電路的互補(bǔ)信號輸出端輸出該比較單元的互補(bǔ)比較結(jié)果。
2.根據(jù)權(quán)利要求I所述的一種三值低功耗多米諾比較單元，其特征在于所述的第一控制電路包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管，所述的第一POMS管的漏極、所述的第一 NMOS管的漏極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極連接且其連接端為所述的第一控制電路的第一控制信號輸出端，所述的第一NMOS管的源極與所述的第二 NMOS管的漏極連接，所述的第三NMOS管的源極與所述的第四NMOS管的漏極連接，所述的第二 NMOS管的源極、所述的第四NMOS管的源極和所述的第五NMOS管的漏極連接，所述的第五NMOS管的源極與所述的第六NMOS管的漏極連接，所述的第二POMS管的漏極、所述的第八NMOS管的漏極、所述的第九NMOS管的漏極和所述的第i^一NMOS管的漏極連接且其連接端為所述的第一控制電路的第二控制信號輸出端，所述的第九NMOS管的源極與所述的第十NMOS管的漏極連接，所述的第十一 NMOS管的源極與所述的第十二 NMOS管的漏極連接,所述的第十NMOS管的源極、所述的第十二 NMOS管的源極和所述的第十三NMOS管的漏極連接，所述的第十三NMOS管的源極與所述的第十四NMOS管的漏極連接，所述的第六NMOS管的源極、所述的第七NMOS管的源極、所述的第八NMOS管的源極、所述的第十四NMOS管的源極和所述的第十五NMOS管的漏極連接，所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極均接入所述的第一數(shù)值信號，所述的第九NMOS管的柵極和所述的第十二 NMOS管的柵極均接入所述的第一互補(bǔ)數(shù)值信號，所述的第二 NMOS管的柵極和所述的第三NMOS管的柵極均接入所述的第二互補(bǔ)數(shù)值信號，所述的第十NMOS管的柵極和所述的第十一 NMOS管的柵極均接入所述的第二數(shù)值信號，所述的第五NMOS管的柵極、所述的第七NMOS管的柵極和所述的第十三NMOS管的柵極均接入所述的高位比較輸出信號，所述的第六NONS管的柵極、所述的第八NMOS管的柵極和所述的第十四NMOS管的柵極均接入所述的互補(bǔ)高位比較輸出信號，所述的第一 POMS管的源極、所述的第二 POMS管的源極和所述的第十五NMOS管的源極均接入幅值電平對應(yīng)邏輯2的功率時(shí)鐘信號，所述的第一PMOS管的柵極、所述的第二 PMOS管的柵極和所述的第十五NMOS管的柵極均接入幅值電平對應(yīng)邏輯2的第一鐘控時(shí)鐘信號，所述的幅值電平對應(yīng)邏輯2的功率時(shí)鐘信號與所述的幅值電平對應(yīng)邏輯2的第一鐘控時(shí)鐘信號的相位相差180度。
3.根據(jù)權(quán)利要求2所述的一種三值低功耗多米諾比較單元，其特征在于所述的第二控制電路包括第三PMOS管、第四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管和第三十六NMOS管，所述的第三POMS管的漏極、所述的第十六NMOS管的漏 極、所述的第十八NMOS管的漏極和所述的第二十NMOS管的漏極連接且其連接端為所述的第二控制電路的第一控制信號輸出端，所述的第十六NMOS管的源極與所述的第十七NMOS管的漏極連接，所述的第十八NMOS管的源極與所述的第十九NMOS管的漏極連接，所述的第二十NMOS管的源極與所述的第二十一 NMOS管的漏極連接，所述的第二十一 NMOS管的源極與所述的第二十二 NMOS管的漏極連接，所述的第二十二 NMOS管的源極與所述的第二十三NMOS管的漏極連接,所述的第十七NMOS管的源極、所述的第十九NMOS管的源極、所述的第二十三NMOS管的源極和所述的第二十四NMOS管的漏極連接，所述的第二十四NMOS管的源極與所述的第二十五NMOS管的漏極連接，所述的第四POMS管的漏極、所述的第二十六NMOS管的漏極、所述的第三十NMOS管的漏極和所述的第三十二 NMOS管的漏極連接且其連接端為所述的第二控制電路的第二控制信號輸出端，所述的第二十六NMOS管的源極與所述的第二十七NMOS管的漏極連接，所述的第二十七NMOS管的源極與所述的第二十八NMOS管的漏極連接，所述的第二十八NMOS管的源極與所述的第二十九NMOS管的漏極連接，所述的第三十NMOS管的源極與所述的第三十一匪OS管的漏極連接，所述的第三十二 NMOS管的源極與所述的第三十三NMOS管的漏極連接，所述的第二十九NMOS管的源極、所述的第三十一NMOS管的源極、所述的第三十三NMOS管的源極和所述的第三十四NMOS管的漏極連接，所述的第三十四NMOS管的源極與所述的第三十五NMOS管的漏極連接，所述的第二十五NMOS管的源極、所述的第三十五NMOS管的源極和所述的第三十六NMOS管的漏極連接，所述的第十六NMOS管的柵極、所述的第二十NMOS管的柵極、所述的第二十一NMOS管的柵極、所述的第二十六NMOS管的柵極、所述的第二十七NMOS管的柵極和所述的第三十二 NMOS管的柵極均接入所述的第一數(shù)值信號，所述的第十七NMOS管的柵極、所述的第二十二 NMOS管的柵極、所述的第二十三NMOS管的柵極、所述的第二十八NMOS管的柵極、所述的第二十九NMOS管的柵極和所述的第三十三NMOS管的柵極均接入所述的第二數(shù)值信號，所述的第十八NMOS管的柵極和所述的第三十NMOS管的柵極均接入所述的第一互補(bǔ)數(shù)值信號，所述的第十九NMOS管的柵極和所述的第三十NMOS管的柵極均接入所述的第二互補(bǔ)數(shù)值信號，所述的第二十四NMOS管的柵極和所述的第三十四NMOS管的柵極均接入所述的高位比較輸出信號，所述的第二十五NMOS管的柵極和所述的第三十五NMOS管的柵極均接入所述的互補(bǔ)高位比較輸出信號，所述的第三POMS管的源極、所述的第四POMS管的源極和所述的第三十六NMOS管的源極均接入所述的幅值電平對應(yīng)邏輯2的功率時(shí)鐘信號，所述的第三PMOS管的柵極、所述的第四PMOS管的柵極和所述的第三十六NMOS管的柵極均接入所述的幅值電平對應(yīng)邏輯2的第一鐘控時(shí)鐘信號。
4.根據(jù)權(quán)利要求3所述的一種三值低功耗多米諾比較單元，其特征在于所述的比較信號產(chǎn)生電路包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三十七NMOS管和第三十八NMOS管,所述的第五POMS管的漏極、所述的第六POMS管的漏極和所述的第三十七NMOS管的漏極連接且其連接端為所述的比較信號產(chǎn)生電路的信號輸出端，所述的第七POMS管的漏極、所述的第八POMS管的漏極和所述的第三十八NMOS管的漏極連接且其連接端為所述的比較信號產(chǎn)生電路的互補(bǔ)信號輸出端，所述的第五PMOS管的柵極與所述的第一控制電路的第一控制信號輸出端連接，所述的第六PMOS管的柵極與所述的第二控制電路的第一控制信號輸出端連接，所述的 第七PMOS管的柵極與所述的第二控制電路的第二控制信號輸出端連接，所述的第八PMOS管的柵極與所述的第一控制電路的第二控制信號輸出端連接，所述的第五POMS管的源極、所述的第八POMS管的源極、所述的第三十七NMOS管的源極和所述的第三十八NMOS管的源極均接入所述的幅值電平對應(yīng)邏輯2的第一鐘控時(shí)鐘信號，所述的第六POMS管的源極和所述的第七POMS管的源極均接入幅值電平對應(yīng)邏輯的I的第二鐘控時(shí)鐘信號，所述的第三十七NMOS管的柵極和所述的第三十八NMOS管的柵極均接入所述的幅值電平對應(yīng)邏輯2的功率時(shí)鐘信號，所述的第一鐘控時(shí)鐘信號的相位與所述的第二鐘控時(shí)鐘信號的相位相同。
全文摘要
本發(fā)明公開了一種三值低功耗多米諾比較單元，該比較單元包括用于控制邏輯2信號產(chǎn)生的第一控制電路、用于控制邏輯1信號產(chǎn)生的第二控制電路和比較信號產(chǎn)生電路，該比較器包括至少兩個(gè)三值低功耗多米諾比較單元，高一位的三值低功耗多米諾比較單元中輸出的第一互補(bǔ)數(shù)值信號與第二互補(bǔ)數(shù)值信號的比較結(jié)果作為低一位的三值低功耗多米諾比較單元接入的互補(bǔ)高位比較輸出信號；優(yōu)點(diǎn)是邏輯功能正確，且結(jié)構(gòu)簡單，該比較器相對于采用直流電源的常規(guī)三值多米諾數(shù)值比較單元，功耗節(jié)省約60%，具有明顯的低功耗特性。
文檔編號H03K5/22GK102891668SQ20121034153
公開日2013年1月23日 申請日期2012年9月14日 優(yōu)先權(quán)日2012年9月14日
發(fā)明者汪鵬君, 鄭雪松, 楊乾坤 申請人:寧波大學(xué)