一種兩級時間數(shù)字轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明屬于微電子及時間測量領(lǐng)域，具體涉及一種兩級時間數(shù)字轉(zhuǎn)換器，該轉(zhuǎn)換器的電路可以應(yīng)用于高頻寬頻帶的全數(shù)字鎖相環(huán)中。本發(fā)明的兩級時間數(shù)字轉(zhuǎn)換器，采用半定制與全定制的結(jié)合，其包括：第一級量化結(jié)構(gòu)，采用緩沖器延時鏈來作粗量化；時間偏差選擇電路，其由選擇信號發(fā)生器，延時鏈和多路選擇器組成；第二級量化結(jié)構(gòu)，采用以緩沖器為基本單元的Vernier延時鏈來作細(xì)量化，另外包括第一級緩沖器鏈的復(fù)制鏈同時復(fù)用Vernier延時鏈來做分辨率比值的測量；譯碼電路，對應(yīng)于量化方案實現(xiàn)從偽溫度計碼到二進(jìn)制碼的轉(zhuǎn)換；其中，選擇信號發(fā)生器和譯碼電路采用Verilog半定制實現(xiàn)，其余為全定制實現(xiàn)。本發(fā)明可以應(yīng)用于高頻寬頻帶ADPLL中，實現(xiàn)高分辨率高線性度的時間數(shù)字轉(zhuǎn)換。
【專利說明】一種兩級時間數(shù)字轉(zhuǎn)換器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于微電子及時間測量領(lǐng)域，具體涉及到一種兩級時間數(shù)字轉(zhuǎn)換器，該轉(zhuǎn)換器的電路可以應(yīng)用于高頻寬頻帶的全數(shù)字鎖相環(huán)。
【背景技術(shù)】
[0002]隨著工藝縮減的進(jìn)步，時間數(shù)字轉(zhuǎn)換器(Time to Digital Converter, TDC)可以實現(xiàn)越來越高的分辨率?，F(xiàn)有技術(shù)公開了:時間數(shù)字轉(zhuǎn)換器TDC是鎖相環(huán)(PLL，Phase LockLoop)數(shù)字化的關(guān)鍵。通常，數(shù)字PLL (DPLL，Digital PLL)包括計數(shù)器輔助的全數(shù)字鎖相環(huán)(ADPLL，All Digital PLL)和分頻器輔助的DPLL，后者因為高頻限制和分頻器設(shè)計的復(fù)雜性阻礙了全數(shù)字的實現(xiàn)。
[0003]研究報道，應(yīng)用在計數(shù)器輔助的ADPLL中的TDC，是要測量DCO輸出的高頻信號與參考信號之間的間隔，同時要實現(xiàn)對高頻信號的周期歸一化，從而獲得小數(shù)分頻比，以輸入到后面的電路。
[0004]一般的時間數(shù)字轉(zhuǎn)換器TDC主要包括兩部分，量化電路和對應(yīng)的譯碼電路；其中，量化電路實現(xiàn)從時間到數(shù)字的轉(zhuǎn)換，譯碼電路實現(xiàn)對應(yīng)的從溫度計碼到二級制碼制的轉(zhuǎn)換，量化電路是TDC性能的關(guān)鍵。
[0005]目前，應(yīng)用在高頻寬頻帶ADPLL的兩級TDC，其難點一方面在于高頻寬頻帶信號作為一輸入端，導(dǎo)致時間量化的復(fù)雜性，另一方面是高頻信號周期的測量。此外，兩級TDC中因為兩級量化單元分辨率的差異，需要做分辨率的比值，從而實現(xiàn)最后分辨率統(tǒng)一的量化。本發(fā)明針對現(xiàn)有技術(shù)存在的缺陷，擬提供一種兩級時間數(shù)字轉(zhuǎn)換器應(yīng)用于高頻寬頻帶的全數(shù)字鎖相環(huán)。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的缺陷，提供提供一種兩級時間數(shù)字轉(zhuǎn)換器(TDC)，尤其是一種可以直接應(yīng)用于高頻寬頻帶全數(shù)字鎖相環(huán)(ADPLL)中的兩級時間數(shù)字轉(zhuǎn)換器及其設(shè)計方法，該時間轉(zhuǎn)換器有較高的分辨率和線性度。
[0007]本發(fā)明的兩級時間數(shù)字轉(zhuǎn)換器采用半定制與全定制的結(jié)合，包括:第一級量化結(jié)構(gòu)，采用緩沖器延時鏈來作粗量化；其中的時間偏差選擇電路，由選擇信號發(fā)生器，延時鏈和多路選擇器組成；第二級量化結(jié)構(gòu)，采用以緩沖器為基本單元的Vernier延時鏈來作細(xì)量化，另外包括第一級緩沖器鏈的復(fù)制鏈同時復(fù)用Vernier延時鏈來做分辨率比值的測量；其中的譯碼電路，對應(yīng)于量化方案實現(xiàn)從偽溫度計碼到二進(jìn)制碼的轉(zhuǎn)換；其中，選擇信號發(fā)生器和譯碼電路采用Verilog半定制實現(xiàn)，其余為全定制實現(xiàn)。本發(fā)明的兩級時間數(shù)字轉(zhuǎn)換器應(yīng)用于高頻寬頻帶ADPLL中，能實現(xiàn)高分辨率高線性度的時間數(shù)字轉(zhuǎn)換。
[0008]本發(fā)明中，TDC米用兩級結(jié)構(gòu)粗量化與細(xì)量化結(jié)合,從而實現(xiàn)較聞分辨率與線性度；采用兩輸入信號直接進(jìn)入量化級的方式，避免在輸入端引入時間偏差；另外采用半定制的方式對量化結(jié)果進(jìn)行分析譯碼，從而適應(yīng)寬頻帶的需求。[0009]具體而言，本發(fā)明兩級時間數(shù)字轉(zhuǎn)換器，其特征在于，包括半定制與全定制結(jié)合的兩級結(jié)構(gòu)，其結(jié)構(gòu)包括量化電路部分和譯碼電路部分；其輸入為低頻參考信號FREF和高頻信號HCLK，該轉(zhuǎn)換器中，選擇信號發(fā)生器和譯碼電路采用Verilog半定制實現(xiàn)，其余為全定制實現(xiàn)。
[0010]本發(fā)明中，高頻信號HCLK通常為DCO的輸出或二分頻信號，其結(jié)構(gòu)包括:第一級量化結(jié)構(gòu)為緩沖器延時鏈，HCLK經(jīng)過延時鏈，F(xiàn)REF為觸發(fā)時鐘，實現(xiàn)粗量化及HCLK半周期的
測量；
[0011]本發(fā)明中，時間偏差選擇電路，包括選擇信號發(fā)生器、延時模塊及選通模塊，用于選擇第一級量化后HCLK延時組與FREF之間最小的時間偏差，其中選擇信號發(fā)生器是采用Verilog半定制的方式分析第一級的量化結(jié)果；
[0012]本發(fā)明中，第二級量化結(jié)構(gòu)為Vernier延時鏈,實現(xiàn)細(xì)量化，同時有緩沖器鏈的復(fù)制鏈復(fù)用Vernier鏈實現(xiàn)兩級分辨率比值的測量，另有兩個2:1MUX來選擇選通的時間偏差還是復(fù)制鏈延時差進(jìn)入第二級；
[0013]本發(fā)明中，譯碼電路，完全用Verilog半定制實現(xiàn)，與量化方案吻合，同時實現(xiàn)分辨率的歸一化和對HC LK周期的歸一化。
[0014]更具體的，本發(fā)明的TDC結(jié)構(gòu)中，
[0015]量化部分第一級是基于緩沖器的低分辨率延時鏈，HCLK信號經(jīng)過延時鏈，F(xiàn)REF為觸發(fā)時鐘，第一級HCLK的延時信號組D〈l: 15>要進(jìn)入后面時間偏差選擇電路中；為滿足高頻率寬頻帶的要求，第一級鏈路長度由最低頻率的周期決定；
[0016]時間偏差選擇器的功能為得到進(jìn)入第二級的最小偏差輸入，其輸入為第一級輸出的D〈l:15>和FREF ;包括選擇信號發(fā)生器，用Verilog代碼半定制實現(xiàn)，延時鏈，保證選擇信號先于數(shù)據(jù)信號到達(dá)后面的選通器；選通器，實現(xiàn)實際的時間偏差選通功能；
[0017]第二級是基于緩沖器單元的Vernier延時鏈的高分辨率延時鏈，量化前面得到的最小時間偏差；另外包括分辨率歸一化電路，包括第一級緩沖器延時鏈的復(fù)制鏈復(fù)用Vernier延時鏈；于是兩組輸入后面包括兩個2: 1MUX，F(xiàn)REF為選擇信號，在FREF高狀態(tài)時，進(jìn)行時間偏差的測量，在FREF低狀態(tài)時，進(jìn)行分辨率歸一化的測量；
[0018]為適應(yīng)高頻的要求，本發(fā)明的量化級里第一級和第二級的管子尺寸都盡可能小，以滿足上升下降時間遠(yuǎn)小于信號半周期的要求。
[0019]本發(fā)明中，對應(yīng)于量化方案設(shè)計譯碼電路，本發(fā)明的實施例中，包括從偽溫度計碼到二進(jìn)制碼的轉(zhuǎn)換及后續(xù)計算；所述的譯碼部分包括兩級時間間隔的譯碼DT和dt，和第一級FREF與HCLK下降沿時間差的譯碼DTf，兩級分辨率比值的譯碼Kies ;然后對譯碼結(jié)果進(jìn)行處理，進(jìn)行兩級結(jié)果的綜合得到時間間隔Dt，然后對HCLK周期Thm的歸一化得到小數(shù)分頻比ε，其公式如下:
_ IH _ PT ^ -Ji[_] S^T^^2\DT-DTf\*Kres
[0021]本發(fā)明中，所有對量化結(jié)果的分析，包括選擇信號發(fā)生器和譯碼電路，均未采用Verilog代碼編寫半定制實現(xiàn)，克服了現(xiàn)有技術(shù)中存在的系數(shù)缺陷:因為寬頻帶的要求，導(dǎo)致量化結(jié)果不能通過簡單的1-ο或0-1檢測實現(xiàn)，全定制搭建數(shù)字電路過于復(fù)雜且難以實現(xiàn)高速。[0022]本發(fā)明利用兩級結(jié)構(gòu)及緩沖器延時單元實現(xiàn)高分辨率及高線性度；本發(fā)明采用Verilog半定制的方式來分析處理兩級的量化結(jié)果得到中間的選擇信號及最終的譯碼結(jié)果，代碼方式更容易與量化方案吻合，同時適應(yīng)寬頻帶的設(shè)計要求。
【專利附圖】

【附圖說明】
[0023]圖1為計數(shù)器輔助的全數(shù)字鎖相環(huán)(ADPLL)架構(gòu)圖。
[0024]圖2為應(yīng)用在ADPLL的兩級TDC的框架結(jié)構(gòu)圖。
[0025]圖3為應(yīng)用在ADPLL的兩級TDC的時序圖。
[0026]圖4為TDC第一級量化結(jié)構(gòu)圖。
[0027]圖5為TDC第二級量化結(jié)構(gòu)圖。
[0028]圖6為TDC兩級間時間偏差選擇電路的結(jié)構(gòu)圖。
[0029]圖7為TDC兩級間時間偏差選擇電路的時序圖。
[0030]圖8為完整的譯碼電路框圖。
【具體實施方式】
[0031]下面將結(jié)合附圖詳細(xì)說明本發(fā)明的實施例。
[0032]實施例1
[0033]本實例中設(shè)計的TDC是應(yīng)用于1.2G-2.5GHz全數(shù)字鎖相環(huán)(ADPLL)中的TDC，其參考頻率為40MHz，TDC的高頻輸入端頻率為1.2G-2.5GHz，最高參考頻率比(最高采樣比)為
2.5G/40M=62.5，最高最低頻率比>2，可以稱為寬頻帶。
[0034]本實例提出的兩級TDC適用的全數(shù)字鎖相環(huán)(ADPLL)結(jié)構(gòu)如圖1所示，TDC在其中的作用為量化HCLK與FREF之間的時間間隔，同時對于HCLK周期歸一化，最終得到小數(shù)分頻比輸入到后面電路中。
[0035]本實例提出的TDC框架結(jié)構(gòu)如圖2所示,包括兩級量化電路和譯碼電路,第一級量化是粗量化，第二級量化是細(xì)量化，兩級量化部分之間是偏差選擇電路，其中的兩級量化的時序如圖3所示。
[0036]提出的兩級TDC，第一級量化結(jié)構(gòu)為基于緩沖器的延時鏈，如圖4所示，而HCLK延時的信號組D〈15:l>也會輸出進(jìn)入中間級MUX。
[0037]TDC第一級鏈路長度由最低頻率決定，即1.2GHz，對應(yīng)于周期為840ps。于是第一級測量范圍要超過840ps，將不同工藝角考慮在內(nèi)，設(shè)計TDC第一級為16個延時單元，每一個單元延時為60ps。
[0038]由于HCLK輸入為寬頻帶，最低頻率時候TDC第一級會測量到兩個周期信號，因而簡單的1-0或0-1轉(zhuǎn)換檢測不滿足分析譯碼要求，因而需要專門的譯碼電路。
[0039]第二級量化結(jié)構(gòu)如圖5所示,量化部分為Vernier延時鏈；而分辨率比值的測量，需要緩沖器復(fù)制鏈及相應(yīng)的負(fù)載，在版圖實現(xiàn)時盡量采用完全一致的布局連線等，F(xiàn)REF先經(jīng)過一定的延時和反相器，再經(jīng)過緩沖器延時鏈，從而產(chǎn)生時間間隔為第一級緩沖器延時的兩路信號，后續(xù)的兩個2:1MUX保證在FREF高狀態(tài)時進(jìn)行時間偏差的量化，F(xiàn)REF低狀態(tài)時進(jìn)行分辨率比值的測量。
[0040]時間偏差選擇電路的結(jié)構(gòu)如圖6所示，包括選擇信號發(fā)生器，延時單元和多路選擇器，從而選擇需要的最小偏差進(jìn)入第二級量化，其中，按照圖7的時序圖需要，選擇信號發(fā)生器是記錄第一級量化結(jié)果第一次從I轉(zhuǎn)換到O的時刻，繼而選通器選擇出D〈k>和STOP信號進(jìn)入第二級。
[0041]譯碼電路的結(jié)構(gòu)如圖8所示。譯碼部分與之前的量化方案相對應(yīng)，F(xiàn)REF下降沿時，對第一級量化結(jié)果進(jìn)行譯碼得到粗量化結(jié)果DT和FREF到HCLK下降沿的間隔DTf，對第二級量化結(jié)果進(jìn)行譯碼得到細(xì)量化結(jié)果dt ；FREF上升沿時，對第二級量化結(jié)果進(jìn)行譯碼得到量化分辨率比值Κ_。再然后，對譯碼結(jié)果進(jìn)行處理，在FREF上升沿時，進(jìn)行兩級結(jié)果的綜合及對HCLK周期的歸一化，從而最終實現(xiàn)TDC的功能，得到小數(shù)分頻比輸入到后級電路。
【權(quán)利要求】
1.一種兩級時間數(shù)字轉(zhuǎn)換器，其特征在于，包括半定制與全定制結(jié)合的兩級結(jié)構(gòu)，所述結(jié)構(gòu)包括量化電路部分和譯碼電路部分；其輸入為低頻參考信號FREF和高頻信號HCLK，該轉(zhuǎn)換器中，選擇信號發(fā)生器和譯碼電路采用Verilog半定制實現(xiàn)，其余為全定制實現(xiàn)。
2.按權(quán)利要求1所述的兩級時間數(shù)字轉(zhuǎn)換器，其特征在于，兩級結(jié)構(gòu)其中的第一級量化結(jié)構(gòu)為緩沖器延時鏈，高頻信號經(jīng)過延時鏈，低頻參考信號為觸發(fā)時鐘，實現(xiàn)粗量化及高頻信半周期的測量。
3.按權(quán)利要求2所述的兩級時間數(shù)字轉(zhuǎn)換器，其特征在于，第一級量化結(jié)構(gòu)中由選擇信號發(fā)生器、延時模塊及選通模塊組成時間偏差選擇電路，用于選擇第一級量化后高頻信號延時組與低頻參考信號之間最小的時間偏差，其中選擇信號發(fā)生器采用Verilog半定制的方式分析第一級的量化結(jié)果。
4.按權(quán)利要求1所述的兩級時間數(shù)字轉(zhuǎn)換器，其特征在于，兩級結(jié)構(gòu)其中的第二級量化結(jié)構(gòu)采用以緩沖器為基本單元的Vernier延時鏈，實現(xiàn)細(xì)量化，同時有緩沖器鏈的復(fù)制鏈復(fù)用Vernier延時鏈實現(xiàn)兩級分辨率比值的測量，另有兩個2:1MUX選擇選通的時間偏差還是復(fù)制鏈延時差進(jìn)入第二級。
5.按權(quán)利要求1所述的兩級時間數(shù)字轉(zhuǎn)換器，其特征在于，所述的譯碼電路用Verilog半定制實現(xiàn)從偽溫度計碼到二進(jìn)制碼的轉(zhuǎn)換，與量化方案對應(yīng)，同時實現(xiàn)分辨率的歸一化和對高頻信號周期的歸一化。
【文檔編號】H03M1/50GK103684467SQ201210343107
【公開日】2014年3月26日 申請日期:2012年9月16日 優(yōu)先權(quán)日:2012年9月16日
【發(fā)明者】李巍, 紀(jì)偉偉 申請人:復(fù)旦大學(xué)