專(zhuān)利名稱(chēng)：基于cmos工藝的三值時(shí)鐘發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路之三值時(shí)鐘發(fā)生器的設(shè)計(jì)技術(shù)領(lǐng)域。本發(fā)明是基于CMOS工藝的三值時(shí)鐘發(fā)生器，利用石英晶體振蕩器產(chǎn)生的頻率穩(wěn)定度極高的二值時(shí)鐘作為輸入信號(hào)來(lái)設(shè)計(jì)符合實(shí)用要求的三值時(shí)鐘發(fā)生器。該三值時(shí)鐘發(fā)生器可應(yīng)用于數(shù)字電路系統(tǒng)，其輸出的三值時(shí)鐘信號(hào)作為時(shí)序邏輯電路的時(shí)鐘驅(qū)動(dòng)信號(hào)。由于三值時(shí)鐘在一個(gè)周期內(nèi)有更多觸發(fā)邊沿，因此數(shù)字電路系統(tǒng)在采用三值時(shí)鐘的情況下在保持?jǐn)?shù)據(jù)處理速度不變的同時(shí)，可降低系統(tǒng)的時(shí)鐘頻率，進(jìn)而有利于降低系統(tǒng)的功耗。
背景技術(shù)：
因?yàn)槿敌盘?hào)攜帶的信息量大，所以三值數(shù)字系統(tǒng)相比于二值數(shù)字系統(tǒng)有著諸多優(yōu)點(diǎn)。如，對(duì)于一定的邏輯功能，其集成電路的面積更小和所需的信號(hào)傳輸線更少；對(duì)于一 定的數(shù)據(jù)量，其需要的存儲(chǔ)單元也更少[I]。另外，在三值邏輯里，很多邏輯和算術(shù)操作會(huì)進(jìn)行得更快，用更少的操作步驟就可以完成[2]。類(lèi)似地，三值時(shí)鐘信號(hào)在一個(gè)時(shí)鐘周期內(nèi)也有著比傳統(tǒng)二值時(shí)鐘更多的跳變沿。利用這個(gè)特點(diǎn)而設(shè)計(jì)的基于三值時(shí)鐘的三值雙邊沿觸發(fā)器，具有電路結(jié)構(gòu)簡(jiǎn)單和功耗低等特點(diǎn)[3]。而文獻(xiàn)[4]提出的具有觸發(fā)邊沿控制的D觸發(fā)器也以三值時(shí)鐘作為時(shí)鐘驅(qū)動(dòng)信號(hào)。在文獻(xiàn)[5]中，也因三值時(shí)鐘包含了比二值時(shí)鐘多的信息量而被用作觸發(fā)器的時(shí)鐘和置數(shù)的控制信號(hào)。從上述研究中可以看出，三值時(shí)鐘信號(hào)在數(shù)字電路中已經(jīng)得到了切實(shí)可行的應(yīng)用并顯示出了其優(yōu)越性。然而，上述研究有一個(gè)共同的特點(diǎn)，即被用到的三值時(shí)鐘都是用仿真軟件模擬產(chǎn)生，而非由實(shí)際的電路產(chǎn)生?？v觀國(guó)內(nèi)外的研究文獻(xiàn)發(fā)現(xiàn)，目前尚無(wú)研究文獻(xiàn)提及產(chǎn)生三值時(shí)鐘的方法和電路，也即，一個(gè)簡(jiǎn)單穩(wěn)定實(shí)用的三值時(shí)鐘發(fā)生器目前還是個(gè)空缺。而時(shí)鐘是數(shù)字系統(tǒng)中最重要的信號(hào)，在時(shí)序電路中的作用是控制和協(xié)調(diào)整個(gè)數(shù)字系統(tǒng)正常地工作。二值時(shí)鐘信號(hào)可由石英晶體多諧振蕩器產(chǎn)生[6]，而三值時(shí)鐘目前還只能通過(guò)仿真軟件模擬產(chǎn)生。這將限制基于三值時(shí)鐘的數(shù)字系統(tǒng)的實(shí)際應(yīng)用。為解決這一實(shí)際應(yīng)用中的問(wèn)題，本發(fā)明利用石英晶體振蕩器產(chǎn)生的頻率穩(wěn)定度極高的二值時(shí)鐘作為輸入信號(hào)，應(yīng)用傳輸電壓開(kāi)關(guān)理論[7]從開(kāi)關(guān)級(jí)來(lái)設(shè)計(jì)三值時(shí)鐘發(fā)生器，以求設(shè)計(jì)的電路簡(jiǎn)單、穩(wěn)定高效和實(shí)用，以解決目前缺乏三值時(shí)鐘發(fā)生器的問(wèn)題。參考文獻(xiàn)[I]Dhande, A. P. , and Ingole, V. T. Design of 3-Valued R-S & D flip-flopsbased on simple ternary gates， International journal of software engineering &knowledge engineering，2005，15， (2),pp.411-417[2]Moaiyeri, M. H.，Doostaregan，A.，Navi, K. Design of energy-efficientand robust ternary circuits for nanotechnology,IET Circuits,Devices & Systems,2011，5， (4)，pp.285-296[3]胡俊鋒，沈繼忠，姚茂群等.多值低功耗雙邊沿觸發(fā)器設(shè)計(jì)[J].浙江大學(xué)學(xué)報(bào)(工學(xué)版)，2005，39 (11) 1699-1702.
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發(fā)明內(nèi)容
本發(fā)明的目的是發(fā)明一個(gè)能產(chǎn)生結(jié)構(gòu)簡(jiǎn)單工作高效且符合實(shí)用要求的三值時(shí)鐘發(fā)生器。該三值時(shí)鐘發(fā)生器要滿(mǎn)足以下5個(gè)要求I)輸出的三值時(shí)鐘符合充分利用三值信號(hào)的原則；2)電路結(jié)構(gòu)簡(jiǎn)單、易實(shí)現(xiàn)，且電路工作穩(wěn)定和高效；3)三值時(shí)鐘信號(hào)滿(mǎn)足關(guān)于時(shí)鐘信號(hào)的要求，即應(yīng)有極高的頻率和幅度穩(wěn)定度；4)能產(chǎn)生滿(mǎn)足高頻使用環(huán)境要求的三值時(shí)鐘信號(hào)；5)產(chǎn)生的三值時(shí)鐘信號(hào)能滿(mǎn)足實(shí)際使用的功率要求。為發(fā)明具有以上特點(diǎn)的三值時(shí)鐘發(fā)生器，其設(shè)計(jì)的技術(shù)方案包括以下五個(gè)步驟A、按充分利用三值信號(hào)的原則對(duì)三值時(shí)鐘的波形進(jìn)行定義；B、根據(jù)三值時(shí)鐘的定義對(duì)三值時(shí)鐘的邏輯值進(jìn)行二值編碼；C、對(duì)所有三值時(shí)鐘的二值編碼進(jìn)行分析，按編碼實(shí)現(xiàn)的可行性，找出實(shí)用的編碼；D、按傳輸電壓開(kāi)關(guān)理論，對(duì)上述實(shí)用的編碼方案建立三值時(shí)鐘發(fā)生器的數(shù)學(xué)模型；E、根據(jù)建立的數(shù)學(xué)模型，應(yīng)用傳輸電壓開(kāi)關(guān)理論和成熟的CMOS工藝，設(shè)計(jì)出三值時(shí)鐘發(fā)生器。


圖I是三值時(shí)鐘三種典型的波形。圖2利用石英晶體振蕩器產(chǎn)生的二值時(shí)鐘作為輸入信號(hào)來(lái)產(chǎn)生三值時(shí)鐘的CMOS電路圖，即三值時(shí)鐘發(fā)生器CMOS電路圖。圖3是三值時(shí)鐘發(fā)生器產(chǎn)生的三值時(shí)鐘瞬態(tài)波形圖。圖4是基于CMOS工藝的三值時(shí)鐘發(fā)生器的設(shè)計(jì)流程圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步描述。
I三值時(shí)鐘波形的定義由于三值時(shí)鐘(TCLK)有三種電平，即TCLK e {0，1，2}，其典型波形有如圖1(a)、(b)和(C)所示的三種形式。從三種時(shí)鐘波形可以看出，在三值時(shí)鐘的一個(gè)周期中都存在著時(shí)鐘電平的上升階段和下降階段。在圖1(a)所示的三值時(shí)鐘波形中，其下降階段是由2直接跳變到O;而在圖1(b)中，三值時(shí)鐘的上升階段是由O直接跳變到2。其實(shí)，這兩種情況在時(shí)鐘信號(hào)中都還是屬于二值時(shí)鐘的特點(diǎn)，還沒(méi)有充分利用三值信號(hào)信息量大的特點(diǎn)。而在圖1(c)所示的波形中，時(shí)鐘的上升階段和下降階段都是三值的，這充分利用了三值信號(hào)的信息量大的優(yōu)點(diǎn)。在圖1(c)所示的三值時(shí)鐘中，一個(gè)時(shí)鐘周期中有兩次上跳變和兩次下跳變共有四個(gè)邊沿。在時(shí)鐘頻率相同的情況下，它的邊沿?cái)?shù)比二值時(shí)鐘的要多一倍。因此，本發(fā)明設(shè)計(jì)的三值時(shí)鐘發(fā)生器以輸出圖1(c)所示的三值時(shí)鐘信號(hào)為設(shè)計(jì)目標(biāo)。具體地說(shuō)，三值時(shí)鐘中的O電平、上升階段的I電平、2電平和下降階段的I電平的持續(xù)時(shí)間各占四分之一周期。2對(duì)三值時(shí)鐘的三種邏輯值進(jìn)行二進(jìn)制編碼 目前作為控制二值數(shù)字電路工作的二值時(shí)鐘信號(hào)幾乎都是由石英晶體振蕩器產(chǎn)生和提供的。這是因?yàn)槭⒕w特有的物理性質(zhì)，其可產(chǎn)生頻率穩(wěn)定度極高的周期信號(hào)。為了能獲得頻率穩(wěn)定度高的三值時(shí)鐘，也須利用石英晶體的這個(gè)特性。因此本發(fā)明將利用石英晶體振蕩器來(lái)設(shè)計(jì)三值時(shí)鐘發(fā)生器，即以二值時(shí)鐘CLK e {0,2}作為輸入信號(hào)來(lái)設(shè)計(jì)三值時(shí)鐘發(fā)生器。由圖1(c)所示的波形可以看出，三值時(shí)鐘在一個(gè)周期中有四個(gè)狀態(tài)，這里為了分析問(wèn)題的方便，將上升階段的I電平和下降階段的I電平看成是兩個(gè)不同的狀態(tài)，分別標(biāo)記為+1和-I。由于前文已經(jīng)提到，本發(fā)明以二值時(shí)鐘作為三值時(shí)鐘發(fā)生器的輸入信號(hào)，因此可以用二值信號(hào)為輸出信號(hào)的四個(gè)狀態(tài)編碼，這四個(gè)狀態(tài)分別為0、+1、2和-I。由于狀態(tài)數(shù)為4，所以需要用2位二值信號(hào)BA來(lái)對(duì)這四個(gè)狀態(tài)進(jìn)行編碼。在理論上，2位二值信號(hào)BA編碼4個(gè)狀態(tài)共有24種編碼方案。但考慮到輸出信號(hào)是一個(gè)次序固定為O — +1 — 2 — -I — O的周期信號(hào)，輸入信號(hào)是一個(gè)二值時(shí)鐘方波，設(shè)計(jì)的電路要簡(jiǎn)單易實(shí)現(xiàn)以及輸出的三值時(shí)鐘沒(méi)有毛刺(毛刺由電路中的過(guò)渡態(tài)引起)等要求，因此，用2位二值信號(hào)BA給這4個(gè)輸出狀態(tài)編碼的實(shí)際可行的方案共有4種，具體編碼方案如表I所示。表I三值時(shí)鐘的三種邏輯值的二進(jìn)制編碼
權(quán)利要求
1.基于CMOS工藝的三值時(shí)鐘發(fā)生器，把石英晶體振蕩器輸出的二值時(shí)鐘轉(zhuǎn)化成符合設(shè)計(jì)要求的三值時(shí)鐘。設(shè)計(jì)三值時(shí)鐘發(fā)生器包括以下五個(gè)步驟 A、按充分利用三值信號(hào)的要求對(duì)三值時(shí)鐘的波形進(jìn)行定義； B、根據(jù)三值時(shí)鐘的定義對(duì)三值時(shí)鐘的邏輯值進(jìn)行二值編碼； C、對(duì)所有的三值時(shí)鐘的二值編碼進(jìn)行分析，按編碼的可實(shí)現(xiàn)性，找出實(shí)用的編碼； D、按傳輸電壓開(kāi)關(guān)理論，對(duì)上述實(shí)用的編碼方案建立三值時(shí)鐘發(fā)生器的數(shù)學(xué)模型； E、根據(jù)建立的數(shù)學(xué)模型，應(yīng)用傳輸電壓開(kāi)關(guān)理論和成熟的CMOS工藝，設(shè)計(jì)出三值時(shí)鐘發(fā)生器。
全文摘要
本發(fā)明涉及三值時(shí)鐘發(fā)生器的CMOS電路設(shè)計(jì)問(wèn)題。三值時(shí)鐘有觸發(fā)邊沿多的特點(diǎn)，用于數(shù)字電路中有利于降低系統(tǒng)功耗。調(diào)查發(fā)現(xiàn)，目前三值時(shí)鐘都只是由仿真軟件通過(guò)信號(hào)源模擬產(chǎn)生。國(guó)內(nèi)外還沒(méi)有簡(jiǎn)單實(shí)用的產(chǎn)生三值時(shí)鐘的實(shí)際電路。這里發(fā)明一種編碼的方法，即用石英晶體振蕩器輸出的二值時(shí)鐘作為輸入信號(hào)對(duì)輸出信號(hào)三值時(shí)鐘進(jìn)行編碼，再根據(jù)編碼方案和傳輸電壓開(kāi)關(guān)理論設(shè)計(jì)三值時(shí)鐘發(fā)生器，以解決其空白的問(wèn)題，促進(jìn)三值時(shí)鐘的實(shí)用化。模擬驗(yàn)證了發(fā)明的三值時(shí)鐘發(fā)生器功能正確。分析表明，本三值時(shí)鐘發(fā)生器結(jié)構(gòu)簡(jiǎn)單，性能高，且易于數(shù)字電路里實(shí)用化。其產(chǎn)生高品質(zhì)的三值時(shí)鐘用作數(shù)字系統(tǒng)的時(shí)鐘信號(hào)可降低系統(tǒng)的功耗。
文檔編號(hào)H03K19/02GK102916687SQ20121037761
公開(kāi)日2013年2月6日 申請(qǐng)日期2012年9月27日 優(yōu)先權(quán)日2012年9月27日
發(fā)明者郎燕峰 申請(qǐng)人:浙江工商大學(xué)