專利名稱：校準(zhǔn)比較器失調(diào)電壓的電路及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬電路和數(shù)字電路領(lǐng)域，特別是涉及一種校準(zhǔn)比較器失調(diào)電壓的電路及其方法。
背景技術(shù)：
比較器是模擬集成電路中的一個(gè)常見模塊，被廣泛應(yīng)用于模數(shù)(A/D)和數(shù)模(D/A)轉(zhuǎn)換器中，比較器的性能很大程度上影響著系統(tǒng)的性能，但是比較器的性能受到了其失調(diào)電壓的嚴(yán)重制約，特別是隨著CMOS工藝特征尺寸的逐步減小，由于閾值電壓、面積因子以及寄生電容的失配引起的失調(diào)逐漸增大。傳統(tǒng)的失調(diào)電壓消除技術(shù)，如輸入失調(diào)存儲(chǔ)(IOS)和輸出失調(diào)存儲(chǔ)(OOS)利用兩相不交疊時(shí)鐘和存儲(chǔ)電容來消除失調(diào)，會(huì)在比較器輸入或輸出端引入額外的電容，使得比較器的速度大大降低；現(xiàn)有的校準(zhǔn)方式，如在比較器的輸入或輸出節(jié)點(diǎn)引入補(bǔ)償電流校準(zhǔn)失調(diào)電壓，同樣會(huì)因?yàn)橐腩~外的電容而使比較器的速度受到制約。利用襯底偏置效應(yīng)調(diào)整輸入電流來校準(zhǔn)失調(diào)的方法不會(huì)在比較器的模擬信號(hào)通路上引入額外電容，比較器的工作速度不會(huì)受到影響。現(xiàn)有的襯底校準(zhǔn)的主要分為兩類一類是模擬校準(zhǔn)，此類方法利用運(yùn)算放大器構(gòu)成反饋網(wǎng)絡(luò)，通過反饋使比較器的輸出電位相等，校準(zhǔn)結(jié)束后運(yùn)放需持續(xù)工作，但此類方法會(huì)使芯片面積增加，靜態(tài)功耗上升，還大大增加了電路設(shè)計(jì)的復(fù)雜度；另一類是數(shù)字校準(zhǔn)，此類方法以比較器的輸出為使能端來控制計(jì)數(shù)器計(jì)數(shù)，并結(jié)合階梯電阻選擇合適的襯底電壓，如圖1所示，圖1是現(xiàn)有技術(shù)的一種數(shù)字校準(zhǔn)比較器失調(diào)電壓的電路。需要指出的是，首先，此類方法中階梯電阻會(huì)有靜態(tài)功耗，額外偏置電壓VDD/2、Vc的引入也增加了布線的難度，其次，計(jì)數(shù)器的使用讓校準(zhǔn)精度和校準(zhǔn)范圍受到很大限制，因?yàn)镹位計(jì)數(shù)器尋找合適的校準(zhǔn)電壓所需的最長時(shí)間為2N個(gè)時(shí)鐘周期，考慮到校準(zhǔn)效率，計(jì)數(shù)器最多取4位，這樣就嚴(yán)重限制了可校準(zhǔn)失調(diào)電壓的范圍和精度。因此，需要提供一種校準(zhǔn)比較器失調(diào)電壓的電路及其方法，以解決上述問題。

發(fā)明內(nèi)容
本發(fā)明主要解決的技術(shù)問題是提供一種校準(zhǔn)比較器失調(diào)電壓的電路及其方法，能夠?qū)^大范圍的失調(diào)電壓進(jìn)行高精度的校準(zhǔn)，且校準(zhǔn)所需時(shí)間不受校準(zhǔn)電路位數(shù)N的限制，從而使比較器的速度、精度等性能得以提高。為解決上述問題，本發(fā)明采用的一種技術(shù)方案是提供一種校準(zhǔn)比較器失調(diào)電壓的電路，其包括比較器、輸出鎖存器、選擇模塊以及第一襯底電壓生成器和第二襯底電壓生成器，其中，比較器的兩輸入端通過控制信號(hào)選擇連接工作電壓或者共模電平Vqi;輸出鎖存器的正相輸入端與比較器的正相輸出端連接，輸出鎖存器的反相輸入端與比較器的反相輸出端連接，輸出鎖存器的正相輸出端通過控制信號(hào)選擇與選擇模塊的第一輸入端OP或者與校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端Vmjt+連接,輸出鎖存器的反相輸出端與選擇模塊的第二輸入端ON或者與校準(zhǔn)比較器失調(diào)電壓的電路的第二輸出端Vtot-連接；第一襯底電壓生成器的輸入端與選擇模塊的第一輸出端A連接,其輸出端輸出第一可變電壓Vb+至比較器的正相輸入端的MOS管；第二襯底電壓生成器的輸入端與選擇模塊的第二輸出端B連接，其輸出端輸出第二可變電壓VB_至比較器的反相輸入端的MOS管。其中，工作電壓包括第一工作電壓Vip和第二工作電壓Vin，控制信號(hào)包括第一控制信號(hào)EN和第二控制信號(hào)第一工作電壓Vip通過第二控制信號(hào)^控制的第一開關(guān)連接比較器的正相輸入端，第二工作電壓Vin通過第二控制信號(hào) 控制的第二開關(guān)連接比較器的反相輸入端，比較器的正相輸入端和反相輸入端分別通過第一控制信號(hào)EN控制的第三開關(guān)和第四開關(guān)連接共模電平Vcm ；比較器的時(shí)鐘輸入端連接時(shí)鐘信號(hào)CLK，時(shí)鐘信號(hào)CLK為高電平時(shí)比較器復(fù)位，時(shí)鐘信號(hào)CLK為低電平時(shí)比較器比較。其中，輸出鎖存器的正相輸出端通過第一控制信號(hào)EN控制的第五開關(guān)連接選擇模塊的第一輸入端0Ρ，通過第二控制信號(hào)互巧控制的第六開關(guān)連接校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端％_;輸出鎖存器的反相輸出端通過第一控制信號(hào)EN控制的第七開關(guān)連接選擇模塊的第二輸入端0Ν，通過第二控制信號(hào)M控制的第八開關(guān)連接校準(zhǔn)比較器失調(diào)電壓的電路的第二輸出端。其中，選擇模塊為N位選擇模塊，即選擇模塊包含N個(gè)選擇模塊單元，每一個(gè)選擇模塊單兀由輸入D觸發(fā)器S、第一輸出D觸發(fā)器P、第二輸出D觸發(fā)器Q以及反相器INV構(gòu)成，其中，第N個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的輸入端連接校準(zhǔn)信號(hào)，校準(zhǔn)信號(hào)即為第一控制信號(hào)EN，第N個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的正相輸出端連接第N-1個(gè)選擇模塊單元的輸入D觸發(fā)器Sim的輸入端，第N個(gè)單元的輸入D觸發(fā)器Sn的反相輸出端連接第N個(gè)選擇模塊單兀的反相器INV n的輸入端,第N個(gè)單兀的輸入D觸發(fā)器Sn的時(shí)鐘輸入端連接控制信號(hào)為第一控制信號(hào)EN的第九開關(guān)M1的輸出端，第九開關(guān)M1的輸入端連接時(shí)鐘信號(hào)CLK ;第η個(gè)(Kn < N)選擇模塊單元的輸入D觸發(fā)器Sn的輸入端連接第n+1個(gè)選擇模塊單元的輸入D觸發(fā)器Sn+1的正相輸出端，第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的正相輸出端連接第(η-l)個(gè)單元的輸入D觸發(fā)器Slri的輸入端，第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的反相輸出端連接第η個(gè)選擇模塊單元的反相器INVn的輸入端，第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的時(shí)鐘輸入端連接第九開關(guān)M1的輸出端；Ν個(gè)選擇模塊單元的第一輸出D觸發(fā)器的N個(gè)輸入端均連接選擇模塊的第一輸入端0Ρ，N個(gè)選擇模塊單元的第一輸出D觸發(fā)器的N個(gè)正相輸出端并行輸出構(gòu)成選擇模塊的第一輸出端A ;第η個(gè)(I ^ n ^ N)選擇模塊單元的第一輸出D觸發(fā)器Pn的時(shí)鐘輸入端連接第η個(gè)選擇模塊單元的反相器INVn的輸出端Kn ；Ν個(gè)選擇模塊單元的第二輸出D觸發(fā)器的N個(gè)輸入端均連接選擇模塊的第二輸入端0Ν, N個(gè)選擇模塊單兀的第二輸出D觸發(fā)器的N個(gè)正相輸出端并行輸出構(gòu)成選擇模塊的第二輸出端B ;第η個(gè)(I < η < N)選擇模塊單元的第二輸出D觸發(fā)器Qn的時(shí)鐘輸入端連接第η個(gè)選擇模塊單元的反相器INVn的輸出端Kn ;第I個(gè)選擇模塊單元的輸入D觸發(fā)器S1的正相輸出端懸空；Ν個(gè)輸入D觸發(fā)器、N個(gè)第一輸出D觸發(fā)器以及N個(gè)第二輸出D觸發(fā)器的異步復(fù)位端均連接異步復(fù)位信號(hào)RST。其中，比較器正相輸入端和反相輸入端的MOS管均為PMOS管，第一襯底電壓生成器和第二襯底電壓生成器均為α類襯底電壓生成器，α類襯底電壓生成器包含固定電容Cf和N個(gè)襯底電壓生成單元；每一個(gè)襯底電壓生成單元由電容C和與非門N構(gòu)成，其中，電容C的容值為Cn = 2^^! (1≤n≤N)，電容C的正極連接α類襯底電壓生成器的輸出端Vbulk,電容C的負(fù)極接與非門N的輸出端Τ，與非門N的第一輸入端連接時(shí)鐘信號(hào)CLK ；Ν個(gè)α類襯底電壓生成單元的與非門的N個(gè)第二輸入端并行輸入構(gòu)成α類襯底電壓生成器的輸入端，其中，第η個(gè)(1≤n≤N)襯底電壓生成單元的與非門Nn的第二輸入端Dn與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第一輸出D觸發(fā)器Pn的正相輸出端An連接，或者，與對(duì)應(yīng)的第η個(gè)選擇模塊單兀的第二輸出D觸發(fā)器Qn的正相輸出端Bn連接；α類襯底電壓生成器的輸出端Vbulk連接控制信號(hào)為第一控制信號(hào)EN的第十開關(guān)M2的輸出端，第十開關(guān)M2的輸入端連接電源電壓VDD ;固定電容Cf的正極連接α類襯底電壓生成器的輸出端Vbulk，負(fù)極連接地 GND。其中，比較器正相輸入端和反相輸入端的MOS管均為NMOS管，第一襯底電壓生成器和第二襯底電壓生成器均為β類襯底電壓生成器，β類襯底電壓生成器包含固定電容Cf和N個(gè)襯底電壓生成單元；每一個(gè)襯底電壓生成單元由電容C和與門K構(gòu)成，其中，電容C的容值為=Cn=ZnIC1 (1≤n≤N)，電容C的負(fù)極連接β類襯底電壓生成器的輸出端Vbulk,，電容C的正極連接與門N'的輸出端Iw，與門N'的第一輸入端連接時(shí)鐘信號(hào)CLK ;N個(gè)β類襯底電壓生成單元的與門的N個(gè)第二輸入端并行輸入構(gòu)成β類襯底電壓生成器的輸入端，其中，第η個(gè)(1≤n≤N)襯底電壓生成單元的與門N/的第二輸入端D/與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第一輸出D觸發(fā)器Pn的正相輸出端An連接，或者，與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第二輸出D觸發(fā)器Qn的正相輸出端Bn連接；β類襯底電壓生成器的輸出端Vbulk,連接控制信號(hào)為第一控制信號(hào)EN的第十一開關(guān)M2丨的輸出端，第十一開關(guān)M2 ’的輸入端連接電源電壓VDD;固定電容Cf的負(fù)極連接β類襯底電壓生成器的輸出端Vbulk ;，正極連接地GND。為解決上述技術(shù)問題，本發(fā)明提供的另一種技術(shù)方案是提供一種校準(zhǔn)比較器失調(diào)電壓的方法，其包括校準(zhǔn)時(shí)，比較器的兩輸入端與共模電平Vai相連，輸出鎖存器的兩輸出端與校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端￥_和第二輸出端VOTT_斷開，其正相輸出端與選擇模塊的第一輸入端OP相連,反相輸出端與選擇模塊的第二輸入端ON相連；與比較器的正相輸入端的MOS管連接的襯底電壓生成器輸出第一可變電壓Vb+至比較器的正相輸入端的MOS管，與比較器的反相輸入端的MOS管連接的襯底電壓生成器輸出第二可變電壓VB_至比較器的反相輸入端的MOS管；選擇模塊在時(shí)鐘信號(hào)CLK每一個(gè)時(shí)鐘周期的上升沿時(shí)刻檢測(cè)比較器的輸出來判斷失調(diào)的極性，以此選擇需要調(diào)節(jié)的襯底電壓，并在時(shí)鐘周期的下降沿時(shí)刻由相應(yīng)的襯底電壓生成器調(diào)節(jié)對(duì)應(yīng)的可變電壓使得其絕對(duì)值升高；選擇模塊在時(shí)鐘周期的下一個(gè)時(shí)鐘周期的上升沿再次檢測(cè)比較器的輸出，若輸出不改變，則繼續(xù)由相應(yīng)的襯底電壓生成器調(diào)節(jié)對(duì)應(yīng)的可變電壓使得其絕對(duì)值升高，若輸出改變，則升高另一可變電壓作為補(bǔ)償；經(jīng)過N個(gè)時(shí)鐘周期逐次逼近后，第一可變電壓Vb+和第二可變電壓VB_被調(diào)整至使得比較器的失調(diào)電壓為預(yù)設(shè)值的值，校準(zhǔn)結(jié)束。其中，預(yù)設(shè)值為零，比較器在時(shí)鐘信號(hào)CLK高電平時(shí)復(fù)位，低電平時(shí)比較，比較器的輸出端接有輸出鎖存器以保證比較器的輸出結(jié)果在時(shí)鐘信號(hào)CLK上升沿到達(dá)時(shí)的穩(wěn)定。其中，襯底電壓生成器分為兩類，若比較器輸入端MOS管為PMOS管則對(duì)應(yīng)的襯底電壓生成器為α類襯底電壓生成器，若比較器輸入端MOS管為NMOS管則對(duì)應(yīng)的襯底電壓生成器為β類襯底電壓生成器；α類襯底電壓生成器輸出的數(shù)值所對(duì)應(yīng)的第一可變電壓Vb+或第二可變電壓VB_的數(shù)值為正，且單調(diào)不減，其變化量在第一個(gè)時(shí)鐘周期最大，之后每個(gè)時(shí)鐘周期遞減；β類襯底電壓生成器輸出的數(shù)值所對(duì)應(yīng)的第一可變電壓Vb+或第二可變電壓VB_的數(shù)值為負(fù)，且單調(diào)不增，其變化量在第一個(gè)時(shí)鐘周期最大，之后每個(gè)時(shí)鐘周期遞減。其中，選擇模塊為N位選擇模塊，包含有N個(gè)選擇模塊單元，每一個(gè)選擇模塊單元由輸入D觸發(fā)器S、第一輸出D觸發(fā)器P、第二輸出D觸發(fā)器Q以及反相器INV構(gòu)成；校準(zhǔn)前，異步復(fù)位信號(hào)RST將與其連接的選擇模塊的2N個(gè)輸出均置O ;校準(zhǔn)時(shí)，選擇模塊的N個(gè)輸入D觸發(fā)器S構(gòu)成移位寄存器，在時(shí)鐘信號(hào)CLK的控制下將校準(zhǔn)信號(hào)的高電平依次從第N個(gè)輸入D觸發(fā)器Sn傳遞到第一個(gè)輸入D觸發(fā)器S1,依次為每個(gè)選擇模塊單元的第一輸出D觸發(fā)器P和第二輸入D觸發(fā)器Q提供時(shí)鐘周期上升沿，在校準(zhǔn)的第η個(gè)(l^n^ N)時(shí)鐘周期上升沿時(shí)刻，選擇模塊的第(N-n+1)個(gè)選擇模塊單元的第一輸出D觸發(fā)器P和第二輸出D觸發(fā)器Q檢測(cè)比較器的輸出，若比較器正相輸出端輸出為1，則對(duì)應(yīng)的襯底電壓生成器的第(N-n+1)位被選擇模塊置為1，在時(shí)鐘周期的下降沿到達(dá)后第一可變電壓Vb+的絕對(duì)值升高至相應(yīng)的數(shù)值；若比較器反相輸出端輸出為1，則對(duì)應(yīng)的襯底電壓生成器的第(N-n+1)位被選擇模塊置為1，在時(shí)鐘周期的下降沿到達(dá)后第二可變電壓VB_的絕對(duì)值升高至相應(yīng)的數(shù)值；第一可變電壓Vb+和第二可變電壓VB_的調(diào)節(jié)相互獨(dú)立。本發(fā)明的有益效果是區(qū)別于現(xiàn)有技術(shù)的情況，本發(fā)明通過簡單的CMOS工藝，利用選擇模塊檢測(cè)比較器輸出，并輸出選擇信號(hào)，經(jīng)過N個(gè)時(shí)鐘周期逐次逼近，完成校準(zhǔn)，能夠?qū)^大范圍的失調(diào)電壓進(jìn)行高精度的校準(zhǔn)，且校準(zhǔn)所需時(shí)間不受校準(zhǔn)電路位數(shù)N的限制，從而使比較器的速度、精度等性能得以提高。


圖1是現(xiàn)有技術(shù)的一種數(shù)字校準(zhǔn)比較器失調(diào)電壓的電路；圖2是本發(fā)明第一實(shí)施例的校準(zhǔn)比較器失調(diào)電壓的電路在校準(zhǔn)時(shí)的電路連接示意圖；圖3是本發(fā)明的比較器在輸入端MOS管為PMOS管時(shí)輸入端的拓?fù)浣Y(jié)構(gòu)示意圖；圖4是本發(fā)明的比較器在輸入端MOS管為NMOS管時(shí)的輸入端的拓?fù)浣Y(jié)構(gòu)示意圖；圖5是本發(fā)明的選擇模塊的電路連接示意圖；圖6是本發(fā)明的α類襯底電壓生成器的電路連接示意圖；圖7是本發(fā)明的兩個(gè)襯底電壓生成器和選擇模塊的電路連接示意圖；圖8是本發(fā)明的選擇模塊的時(shí)序示意圖；圖9是本發(fā)明的β類襯底電壓生成器的電路連接示意圖；圖10是本發(fā)明的校準(zhǔn)比較器失調(diào)電壓的方法的流程示意圖。
具體實(shí)施例方式以下結(jié)合附圖對(duì)本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)施例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。
請(qǐng)參閱圖2，圖2是本發(fā)明第一實(shí)施例的校準(zhǔn)比較器失調(diào)電壓的電路在校準(zhǔn)時(shí)的電路連接示意圖。如圖2所示，校準(zhǔn)比較器失調(diào)電壓的電路包括比較器10、輸出鎖存器11、選擇模塊12、第一襯底電壓生成器13以及第二襯底電壓生成器14。比較器10的兩輸入端通過控制信號(hào)選擇連接工作電壓或者共模電平V 。具體地，工作電壓包括第一工作電壓Vip和第二工作電壓Vin?？刂菩盘?hào)包括第一控制信號(hào)EN和第二控制信號(hào)]^。其中，第一控制信號(hào)EN和第二控制信號(hào)兩路信號(hào)的關(guān)系為任意時(shí)刻兩信號(hào)的電平相反。第一工作電壓Vip通過第二控制信號(hào)—控制的第一開關(guān)Gl連接比較器10的正相輸入端。第二工作電壓Vin通過第二控制信號(hào)I元控制的第二開關(guān)G2連接比較器10的反相輸入端。比較器10的正相輸入端和反相輸入端分別通過第一控制信號(hào)EN控制的第三開關(guān)G3和第四開關(guān)G4連接共模電平V 。值得注意的是，由一個(gè)信號(hào)控制的開關(guān)具有以下特性當(dāng)該信號(hào)為高電平時(shí)，該開關(guān)導(dǎo)通，當(dāng)該信號(hào)為低電平時(shí)，該開關(guān)斷開。比較器10的工作時(shí)鐘和系統(tǒng)的校準(zhǔn)時(shí)鐘為同一時(shí)鐘。比較器10的時(shí)鐘輸入端連接時(shí)鐘信號(hào)CLK，時(shí)鐘信號(hào)CLK為高電平時(shí)比較器10復(fù)位，時(shí)鐘信號(hào)CLK為低電平時(shí)比較器10比較。請(qǐng)參閱圖3，圖3是本發(fā)明的比較器在輸入端MOS管為PMOS管時(shí)的輸入端的拓?fù)浣Y(jié)構(gòu)示意圖。如圖3所示，MP1為比較器的正相輸入端PMOS管MP2為反相輸入端的PMOS管。

請(qǐng)參閱圖4，圖4是本發(fā)明的比較器在輸入端MOS管為NMOS管時(shí)的輸入端的拓?fù)浣Y(jié)構(gòu)示意圖。如圖4所示，MSl為比較器正相輸入端NMOS管，MS2為比較器反相輸入端NMOS管。比較器10具有以下特性當(dāng)比較器10的正相輸入端的電壓大于反相輸入端的電壓時(shí)，比較器10的正相輸出端輸出為1，反相輸出端輸出為O,比較器10的正相輸入端的電壓小于反相輸入端的電壓時(shí)，比較器10的正相輸出端輸出為O,反相輸出端輸出為I。如圖2所示，輸出鎖存器11的正相輸入端與比較器10的正相輸出端連接。輸出鎖存器11的反相輸入端與比較器10的反相輸出端連接。輸出鎖存器11的正相輸出端通過控制信號(hào)選擇與選擇模塊12的第一輸入端OP或者與校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端VOUT+連接。輸出鎖存器11的反相輸出端與選擇模塊12的第二輸入端ON或者與校準(zhǔn)比較器失調(diào)電壓的電路的第二輸出端Votit-連接。具體地，輸出鎖存器11的正相輸出端通過第一控制信號(hào)EN控制的第五開關(guān)G5連接選擇模塊12的第一輸入端0P，通過第二控制信號(hào)@控制的第六開關(guān)G6連接校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端VoUT+。輸出鎖存器11的反相輸出端通過第一控制信號(hào)EN控制的第七開關(guān)G7連接選擇模塊12的第二輸入端0N，通過第二控制信號(hào)制的第八開關(guān)G8連接校準(zhǔn)比較器失調(diào)電壓的電路的第二輸出端VOUT-。請(qǐng)參閱圖5，圖5是本發(fā)明的選擇模塊的電路連接示意圖。選擇模塊12為N位選擇模塊，即選擇模塊12包含N個(gè)選擇模塊單元120。每一個(gè)選擇模塊單元120由輸入D觸發(fā)器S、第一輸出D觸發(fā)器P、第二輸出D觸發(fā)器Q以及反相器INV構(gòu)成。其中，第N個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的輸入端連接校準(zhǔn)信號(hào)，校準(zhǔn)信號(hào)即為第一控制信號(hào)EN。第N個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的正相輸出端連接第N-1個(gè)選擇模塊單兀的輸入D觸發(fā)器Sim的輸入端。第N個(gè)單兀的輸入D觸發(fā)器Sn的反相輸出端連接第N個(gè)選擇模塊單元的反相器INVn的輸入端。第N個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的時(shí)鐘輸入端連接控制信號(hào)為第一控制信號(hào)EN的第九開關(guān)M1的輸出端，第九開關(guān)M1的輸入端連接時(shí)鐘信號(hào)CLK。第η個(gè)(l〈n < N)選擇模塊單元的輸入D觸發(fā)器Sn的輸入端連接第(n+1)個(gè)選擇模塊單元的輸入D觸發(fā)器Sn+1的正相輸出端，第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的正相輸出端連接第(η-l)個(gè)單元的輸入D觸發(fā)器Slri的輸入端，第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的反相輸出端連接第η個(gè)選擇模塊單元的反相器INVn的輸入端，第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的時(shí)鐘輸入端連接第九開關(guān)M1的輸出端。N個(gè)選擇模塊單元的第一輸出D觸發(fā)器的N個(gè)輸入端均連接選擇模塊12的第一輸入端0Ρ，N個(gè)選擇模塊單元的第一輸出D觸發(fā)器的N個(gè)正相輸出端并行輸出構(gòu)成選擇模塊12的第一輸出端Α。第η個(gè)(I < η < N)選擇模塊單元的第一輸出D觸發(fā)器Pn的時(shí)鐘輸入端連接第η個(gè)選擇模塊單元的反相器INVn的輸出端Κη。N個(gè)選擇模塊單元的第二輸出D觸發(fā)器的N個(gè)輸入端均連接選擇模塊12的第二輸入端0Ν, N個(gè)選擇模塊單兀的第二輸出D觸發(fā)器的N個(gè)正相輸出端并行輸出構(gòu)成選擇模塊12的第二輸出端B。第η個(gè)(1<η< N)選擇模塊單兀的第二輸出D觸發(fā)器Qn的時(shí)鐘輸入端連接第η個(gè)選擇模塊單元的反相器INVn的輸出端Κη。第I個(gè)選擇模塊單兀的輸入D觸發(fā)器S1的正相輸出端懸空。N個(gè)輸入D觸發(fā)器、N個(gè)第一輸出D觸發(fā)器以及N個(gè)第二輸出D觸發(fā)器的異步復(fù)位端均連接異步復(fù)位信號(hào)RST。第一襯底電壓生成器13的輸入端與選擇模塊12的第一輸出端A連接,其輸出端輸出第一可變電壓VB+至比較器10的正相輸入端的MOS管(Metal Oxid Semiconductor,金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)。第二襯底電壓生成器14的輸入端與選擇模塊12的第二輸出端B連接，其輸出端輸出第二可變電壓VB_至比較器10的反相輸入端的MOS管。請(qǐng)參閱圖6，圖6是本發(fā)明的α類襯底電壓生成器的電路連接示意圖。在本實(shí)施例中，比較器的正相輸入端和反相輸入端的MOS管均為PMOS管(Postive channel MetalOxide Semiconductor, P溝道型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)。第一襯底電壓生成器13和第二襯底電壓生成器14均為α類襯底電壓生成器。在本實(shí)施例中，α類襯底電壓生成器優(yōu)選的包含固定電容Cf和N個(gè)襯底電壓生成單兀15。每一個(gè)襯底電壓生成單元15由電容C和與非門N構(gòu)成， 其中，電容C的容值為Cn=2^^! (I彡η彡N)。電容C的正極連接α類襯底電壓生成器的輸出端Vbulk,電容C的負(fù)極接與非門N的輸出端Τ。與非門N的第一輸入端連接時(shí)鐘信號(hào)CLK。α類襯底電壓生成器的輸出端Vbulk連接控制信號(hào)為第一控制信號(hào)EN的第十開關(guān)M2的輸出端，第十開關(guān)M2的輸入端連接電源電壓VDD。固定電容Cf的正極連接α類襯底電壓生成器的輸出端Vbulk,負(fù)極連接地GND。請(qǐng)參閱圖7，圖7是本發(fā)明的兩個(gè)襯底電壓生成器和選擇模塊的連接示意圖。如圖7所示，N個(gè)襯底電壓生成單元的與非門或者與門的N個(gè)第二輸入端并行輸入構(gòu)成第一襯底電壓生成器13或者第二襯底電壓生成器14的輸入端，其中，第η個(gè)(IN)襯底電壓生成單元的與非門Nn的第二輸入端Dn與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第一輸出D觸發(fā)器Pn的正相輸出端An連接，或者，與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第二輸出D觸發(fā)器Qn的正相輸出端Bn連接。承前所述，若比較器10的兩輸入端的MOS管為PMOS管，則第一襯底電壓生成器13和第二襯底電壓生成器14均使用α類襯底電壓生成器。在這種情況下，校準(zhǔn)比較器失調(diào)電壓的電路工作原理如下假設(shè)比較器10的正相輸入端存在符號(hào)為正的失調(diào)電壓V。,。校準(zhǔn)開始前，異步復(fù)位信號(hào)RST將選擇模塊12中所有D觸發(fā)器的輸出全置為O ;校準(zhǔn)信號(hào)，即第一控制信號(hào)EN變?yōu)楦唠娖胶?，比較器10的兩輸入端與共模電平Vqi相連，輸出鎖存器11的輸出與校準(zhǔn)比較器失調(diào)電壓的電路的輸出斷開，轉(zhuǎn)而與選擇模塊12的輸入OP和ON相連，校準(zhǔn)開始。比較器10的兩輸入端的MOS管中，正相輸入端PMOS管的襯底連接第一襯底電壓生成器輸出的可變電壓VB+，反相輸入端PMOS管的襯底連接第二襯底電壓生成器輸出的可變電壓VB_。校準(zhǔn)開始后，校準(zhǔn)信號(hào)為1，即選擇模塊12中第N個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的輸入為1，時(shí)鐘信號(hào)CLK的第一個(gè)時(shí)鐘上升沿到來時(shí)，輸入D觸發(fā)器Sn的正相輸出由O變?yōu)?，其反相輸出由I變?yōu)?，則反相器INVn的輸出Kn由O變?yōu)?，在第一輸出D觸發(fā)器Pn和第二輸出D觸發(fā)器Qn的時(shí)鐘輸入端形成上升沿跳變，第一輸出D觸發(fā)器Pn的輸入信號(hào)為選擇模塊12的OP輸入端輸入的信號(hào)，即比較器10的正相輸出端輸出的信號(hào),第二輸出D觸發(fā)器Qn的輸入信號(hào)為選擇模塊12的ON輸入端輸入的信號(hào)，即比較器10反相輸出端輸出的信號(hào)，由于比較器10的正相輸入端存在符號(hào)為正的失調(diào)電壓Vtjs,所以在比較器10的輸入短接時(shí)OP為I而ON為O,那么第一輸出D觸發(fā)器Pn的正相輸出變?yōu)镮，而第二輸出D觸發(fā)器Qn的正相輸出仍為O。由于輸入D觸發(fā)器Sn的輸出在第一個(gè)時(shí)鐘周期的上升沿時(shí)還未發(fā)生變化，所以第η個(gè)(I < η < N)選擇模塊單元的D觸發(fā)器Sn的正相輸出端的輸出保持O不變，第η個(gè)選擇模塊單元的第一輸出D觸發(fā)器Pn和第二輸出D觸發(fā)器Qn的輸出也保持O不變。因此，時(shí)鐘信號(hào)CLK的第一個(gè)時(shí)鐘周期下降沿到來之前，選擇模塊12的A輸出為100…00 (Ν-1個(gè)0)，Β輸出為全O。時(shí)鐘信號(hào)CLK為高電平時(shí)，α類襯底電壓生成器中的第十開關(guān)M2閉合，兩襯底電壓生成器的輸出均為VDD，電容C的負(fù)極板電位T取決于選擇信號(hào)D :當(dāng)Dn為O時(shí)Tn為1，當(dāng)Dn為I時(shí)Tn為O。此時(shí)所有電容C正極板上的總電荷數(shù)為
權(quán)利要求
1.一種校準(zhǔn)比較器失調(diào)電壓的電路，其特征在于，所述校準(zhǔn)比較器失調(diào)電壓的電路包括比較器、輸出鎖存器、選擇模塊、第一襯底電壓生成器以及第二襯底電壓生成器，其中， 所述比較器的兩輸入端通過控制信號(hào)選擇連接工作電壓或者共模電平(Vcm); 所述輸出鎖存器的正相輸入端與所述比較器的正相輸出端連接，所述輸出鎖存器的反相輸入端與所述比較器的反相輸出端連接，所述輸出鎖存器的正相輸出端通過控制信號(hào)選擇與所述選擇模塊的第一輸入端(OP)或者與所述校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端(VOTT+)連接，所述輸出鎖存器的反相輸出端與所述選擇模塊的第二輸入端(ON)或者與所述校準(zhǔn)比較器失調(diào)電壓的電路的第二輸出端(VOTT_)連接； 所述第一襯底電壓生成器的輸入端與所述選擇模塊的第一輸出端(A)連接，其輸出端輸出第一可變電壓(VB+)至所述比較器的正相輸入端的MOS管；所述第二襯底電壓生成器的輸入端與所述選擇模塊的第二輸出端(B)連接，其輸出端輸出第二可變電壓(VB_)至所述比較器的反相輸入端的MOS管。
2.根據(jù)權(quán)利要求1所述的校準(zhǔn)比較器失調(diào)電壓的電路，其特征在于，所述工作電壓包括第一工作電壓(Vip)和第二工作電壓(Vin)，所述控制信號(hào)包括第一控制信號(hào)(EN)和第二控制信號(hào)丨EN ),所述第一工作電壓(Vip)通過所述第二控制信號(hào)f EN )控制的第一開關(guān)連接所述比較器的正相輸入端，所述第二工作電壓(Vin)通過所述第二控制信號(hào)(JK')控制的第二開關(guān)連接所述比較器的反相輸入端，所述比較器的正相輸入端和反相輸入端分別通過所述第一控制信號(hào)(EN)控制的第三開關(guān)和第四開關(guān)連接所述共模電平(Vqi);所述比較器的時(shí)鐘輸入端連接所述時(shí)鐘信號(hào)(CLK)，所述時(shí)鐘信號(hào)(CLK)為高電平時(shí)所述比較器復(fù)位，所述時(shí)鐘信號(hào)(CLK)為低電平時(shí)所述比較器比較。
3.根據(jù)權(quán)利要求2所述的校準(zhǔn)比較器失調(diào)電壓的電路，其特征在于，所述輸出鎖存器的正相輸出端通過所述第一控制信號(hào)(EN)控制的第五開關(guān)連接所述選擇模塊的第一輸入端(0P)，通過所述第二控制信號(hào)(TT )控制的第六開關(guān)連接所述校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端(Votjt+);所述輸出鎖存器的反相輸出端通過所述第一控制信號(hào)(EN)控制的第七開關(guān)連接所述選擇模塊的第二輸入端(0Ν)，通過所述第二控制信號(hào)(EN )控制的第八開關(guān)連接所述校準(zhǔn)比較器失調(diào)電壓的電路的第二輸出端(VOTT_)。
4.根據(jù)權(quán)利要求1所述的校準(zhǔn)比較器失調(diào)電壓的電路，其特征在于，所述選擇模塊為N位選擇模塊，即所述選擇模塊包含N個(gè)選擇模塊單元，每一個(gè)所述選擇模塊單元由輸入D觸發(fā)器S、第一輸出D觸發(fā)器P、第二輸出D觸發(fā)器Q以及反相器INV構(gòu)成，其中， 第N個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的輸入端連接校準(zhǔn)信號(hào)，所述校準(zhǔn)信號(hào)即為第一控制信號(hào)(EN)，所述第N個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的正相輸出端連接第(N-1)個(gè)選擇模塊單元的輸入D觸發(fā)器Sim的輸入端，所述第N個(gè)單元的輸入D觸發(fā)器Sn的反相輸出端連接所述第N個(gè)選擇模塊單元的反相器INVn的輸入端，所述第N個(gè)單元的輸入D觸發(fā)器Sn的時(shí)鐘輸入端連接控制信號(hào)為所述第一控制信號(hào)(EN)的第九開關(guān)M1的輸出端，所述第九開關(guān)M1的輸入端連接所述時(shí)鐘信號(hào)(CLK)； 第η個(gè)(l〈n < N)選擇模塊單元的輸入D觸發(fā)器Sn的輸入端連接第(n+1)個(gè)選擇模塊單元的輸入D觸發(fā)器Sn+1的正相輸出端，所述第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的正相輸出端連接第(η-1)個(gè)單元的輸入D觸發(fā)器Slri的輸入端，所述第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的反相輸出端連接第η個(gè)選擇模塊單元的反相器INVn的輸入端，所述第η個(gè)選擇模塊單元的輸入D觸發(fā)器Sn的時(shí)鐘輸入端連接所述第九開關(guān)M1的輸出端； N個(gè)選擇模塊單元的第一輸出D觸發(fā)器的N個(gè)輸入端均連接所述選擇模塊的第一輸入端(0Ρ)，所述N個(gè)選擇模塊單元的第一輸出D觸發(fā)器的N個(gè)正相輸出端并行輸出構(gòu)成所述選擇模塊的第一輸出端(A);第η個(gè)(I < η < N)選擇模塊單元的第一輸出D觸發(fā)器Pn的時(shí)鐘輸入端連接所述第η個(gè)選擇模塊單元的反相器INVn的輸出端(Kn)； N個(gè)選擇模塊單元的第二輸出D觸發(fā)器的N個(gè)輸入端均連接所述選擇模塊的第二輸入端(0Ν)，所述N個(gè)選擇模塊單元的第二輸出D觸發(fā)器的N個(gè)正相輸出端并行輸出構(gòu)成所述選擇模塊的第二輸出端(B);第η個(gè)(I < η < N)選擇模塊單元的第二輸出D觸發(fā)器Qn的時(shí)鐘輸入端連接所述第η個(gè)選擇模塊單元的反相器INVn的輸出端(Kn)； 第I個(gè)選擇模塊單兀的輸入D觸發(fā)器S1的正相輸出端懸空； N個(gè)所述輸入D觸發(fā)器、N個(gè)所述第一輸出D觸發(fā)器以及N個(gè)所述第二輸出D觸發(fā)器的異步復(fù)位端均連接異步復(fù)位信號(hào)(RST)。
5.根據(jù)權(quán)利要求4所述的校準(zhǔn)比較器失調(diào)電壓的電路，其特征在于，所述比較器正相輸入端和反相輸入端的MOS管均為PMOS管，所述第一襯底電壓生成器和所述第二襯底電壓生成器均為α類襯底電壓生成器，所述α類襯底電壓生成器包含固定電容Cf和N個(gè)襯底電壓生成單元； 每一個(gè)所述襯底電壓生成單元由電容C和與非門N構(gòu)成，其中，所述電容C的容值為Cn=(I彡η彡N)，所述電容C的正極連接所述α類襯底電壓生成器的輸出端(Vbulk),所述電容C的負(fù)極接所述與非門N的輸出端(T)，所述與非門N的第一輸入端連接所述時(shí)鐘信號(hào)(CLK)； N個(gè)所述α類襯底電壓生成單元的與非門的N個(gè)第二輸入端并行輸入構(gòu)成所述α類襯底電壓生成器的輸入端，其中，第η個(gè)(K η ( N)襯底電壓生成單元的與非門Nn的第二輸入端(Dn)與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第一輸出D觸發(fā)器Pn的正相輸出端(An)連接，或者，與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第二輸出D觸發(fā)器Qn的正相輸出端(Bn)連接； 所述α類襯底電壓生成器的輸出端(Vbulk)連接控制信號(hào)為第一控制信號(hào)(EN)的第十開關(guān)M2的輸出端，所述第十開關(guān)M2的輸入端連接電源電壓(VDD)； 所述固定電容Cf的正極連接所述α類襯底電壓生成器的輸出端(Vbulk),負(fù)極連接地(GND)0
6.根據(jù)權(quán)利要求4所述的校準(zhǔn)比較器失調(diào)電壓的電路，其特征在于，所述比較器正相輸入端和反相輸入端的MOS管均為NMOS管，所述第一襯底電壓生成器和所述第二襯底電壓生成器均為β類襯底電壓生成器，所述β類襯底電壓生成器包含固定電容Cf和N個(gè)襯底電壓生成單元； 每一個(gè)所述襯底電壓生成單元由電容C和與門K構(gòu)成，其中，所述電容C的容值為:Cn=彡η彡N)，所述電容C的負(fù)極連接所述β類襯底電壓生成器的輸出端(Vbulk,)，所述電容C的正極連接所述與門N'的輸出端(T')，所述與門N'的第一輸入端連接所述時(shí)鐘信號(hào)(CLK)； N個(gè)所述β類襯底電壓生成單元的與門的N個(gè)第二輸入端并行輸入構(gòu)成所述β類襯底電壓生成器的輸入端，其中，第η個(gè)(I ^η^Ν)襯底電壓生成單元的與門Nn丨的第二輸入端(Dn ’ )與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第一輸出D觸發(fā)器Pn的正相輸出端(An)連接，或者，與對(duì)應(yīng)的第η個(gè)選擇模塊單元的第二輸出D觸發(fā)器Qn的正相輸出端(Bn)連接； 所述β類襯底電壓生成器的輸出端(Vbul/ )連接控制信號(hào)為第一控制信號(hào)(EN)的第i 開關(guān)M2 '的輸出端,所述第^ 開關(guān)M2 '的輸入端連接電源電壓(VDD); 所述固定電容Cf的負(fù)極連接所述β類襯底電壓生成器的輸出端(Vbul/ )，正極連接地(GND)0
7.一種校準(zhǔn)比較器失調(diào)電壓的方法，其特征在于，所述校準(zhǔn)比較器失調(diào)電壓的方法包括 校準(zhǔn)時(shí)，比較器的兩輸入端與共模電平(Vqi)相連，輸出鎖存器的兩輸出端與所述校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端(VOTT+)和第二輸出端(Vtot_)斷開，其正相輸出端與選擇模塊的第一輸入端(OP)相連，反相輸出端與所述選擇模塊的第二輸入端(ON)相連； 與所述比較器的正相輸入端的MOS管連接的襯底電壓生成器輸出第一可變電壓(VB+)至所述比較器的正相輸入端的MOS管，與所述比較器的反相輸入端的MOS管連接的襯底電壓生成器輸出第二可變電壓(VB_)至所述比較器的反相輸入端的MOS管； 所述選擇模塊在時(shí)鐘信號(hào)(CLK)每一個(gè)時(shí)鐘周期的上升沿時(shí)刻檢測(cè)所述比較器的輸出來判斷失調(diào)的極性，以此選擇需要調(diào)節(jié)的襯底電壓，并在所述時(shí)鐘周期的下降沿時(shí)刻由相應(yīng)的襯底電壓生成器調(diào)節(jié)對(duì)應(yīng)的可變電壓使得其絕對(duì)值升高； 所述選擇模塊在所述時(shí)鐘周期的下一個(gè)時(shí)鐘周期的上升沿再次檢測(cè)所述比較器的輸出，若輸出不改變，則繼續(xù)由相應(yīng)的襯底電壓生成器調(diào)節(jié)所述對(duì)應(yīng)的可變電壓使得其絕對(duì)值升高，若輸出改變，則升高另一可變電壓作為補(bǔ)償； 經(jīng)過N個(gè)時(shí)鐘周期逐次逼近后，所述第一可變電壓(VB+)和所述第二可變電壓(VB_)被調(diào)整至使得所述比較器的失調(diào)電壓為預(yù)設(shè)值的值，校準(zhǔn)結(jié)束。
8.根據(jù)權(quán)利要求7所述的校準(zhǔn)比較器失調(diào)電壓的方法，其特征在于，所述預(yù)設(shè)值為零，所述比較器在所述時(shí)鐘信號(hào)(CLK)高電平時(shí)復(fù)位，低電平時(shí)比較，所述比較器的輸出端接有輸出鎖存器以保證所述比較器的輸出結(jié)果在所述時(shí)鐘信號(hào)(CLK)上升沿到達(dá)時(shí)的穩(wěn)定。
9.根據(jù)權(quán)利要求7所述的校準(zhǔn)比較器失調(diào)電壓的方法，其特征在于，所述襯底電壓生成器分為兩類，若所述比較器輸入端MOS管為PMOS管則對(duì)應(yīng)的襯底電壓生成器為α類襯底電壓生成器，若所述比較器輸入端MOS管為NMOS管則對(duì)應(yīng)的襯底電壓生成器為β類襯底電壓生成器；所述α類襯底電壓生成器輸出的數(shù)值所對(duì)應(yīng)的所述第一可變電壓(VB+)或所述第二可變電壓(VB_)的數(shù)值為正，且單調(diào)不減，其變化量在第一個(gè)時(shí)鐘周期最大，之后每個(gè)時(shí)鐘周期遞減；所述β類襯底電壓生成器輸出的數(shù)值所對(duì)應(yīng)的所述第一可變電壓(VB+)或所述第二可變電壓(VB_)的數(shù)值為負(fù)，且單調(diào)不增，其變化量在第一個(gè)時(shí)鐘周期最大，之后每個(gè)時(shí)鐘周期遞減。
10.根據(jù)權(quán)利要求7所述的校準(zhǔn)比較器失調(diào)電壓的方法，其特征在于，所述選擇模塊為N位選擇模塊，包含有N個(gè)選擇模塊單元，每一個(gè)所述選擇模塊單元由輸入D觸發(fā)器S、第一輸出D觸發(fā)器P、第二輸出D觸發(fā)器Q以及反相器INV構(gòu)成； 校準(zhǔn)前，異步復(fù)位信號(hào)(RST)將與其連接的所述選擇模塊的2N個(gè)輸出均置O ;校準(zhǔn)時(shí)，所述選擇模塊的N個(gè)輸入D觸發(fā)器S構(gòu)成移位寄存器，在所述時(shí)鐘信號(hào)(CLK)的控制下將校準(zhǔn)信號(hào)的高電平依次從第N個(gè)輸入D觸發(fā)器Sn傳遞到第一個(gè)輸入D觸發(fā)器S1,依次為每個(gè)選擇模塊單元的第一輸出D觸發(fā)器P和第二輸入D觸發(fā)器Q提供時(shí)鐘周期上升沿，在校準(zhǔn)的第η個(gè)(I < η < N)時(shí)鐘周期上升沿時(shí)刻，所述選擇模塊的第(Ν-η+1)個(gè)選擇模塊單元的第一輸出D觸發(fā)器P和第二輸出D觸發(fā)器Q檢測(cè)所述比較器的輸出，若所述比較器正相輸出端輸出為1，則對(duì)應(yīng)的襯底電壓生成器的第(Ν-η+1)位被所述選擇模塊置為1，在所述時(shí)鐘周期的下降沿到達(dá)后所述第一可變電壓 (VB+)的絕對(duì)值升高至相應(yīng)的數(shù)值；若所述比較器反相輸出端輸出為1，則對(duì)應(yīng)的襯底電壓生成器的第(Ν-η+1)位被所述選擇模塊置為1，在所述時(shí)鐘周期的下降沿到達(dá)后所述第二可變電壓(VB_)的絕對(duì)值升高至相應(yīng)的數(shù)值；所述第一可變電壓(VB+)和所述第二可變電壓(VB_)的調(diào)節(jié)相互獨(dú)立。
全文摘要
本發(fā)明公開了一種校準(zhǔn)比較器失調(diào)電壓的電路及其方法，該電路包括比較器、輸出鎖存器、選擇模塊以及第一和第二襯底電壓生成器，比較器的兩輸入端連接工作電壓或共模電平(VCM)，比較器的正相輸出端通過輸出鎖存器與選擇模塊或與校準(zhǔn)比較器失調(diào)電壓的電路的第一輸出端(VOUT+)連接，比較器的反相輸出端通過輸出鎖存器與選擇模塊或與校準(zhǔn)比較器失調(diào)電壓的電路的第二輸出端(VOUT-)連接，第一和第二襯底電壓生成器的輸入端均與選擇模塊連接，輸出端分別輸出第一可變電壓(VB+)和第二可變電壓(VB-)至比較器的正、反相輸入端的MOS管中。本發(fā)明為數(shù)字校準(zhǔn)，可快速實(shí)現(xiàn)大范圍、高精度的校準(zhǔn)，且同時(shí)校準(zhǔn)兩輸入管的襯底電壓，更加靈活。
文檔編號(hào)H03K5/22GK103036538SQ20121051968
公開日2013年4月10日 申請(qǐng)日期2012年12月6日 優(yōu)先權(quán)日2012年12月6日
發(fā)明者趙輝, 張存才, 莊奕琪, 湯華蓮, 馬瑞 申請(qǐng)人:國民技術(shù)股份有限公司