專利名稱：具有復(fù)用引腳的芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路設(shè)計領(lǐng)域，特別涉及一種具有復(fù)用引腳的芯片。
背景技術(shù)：
現(xiàn)有技術(shù)中電源管理芯片(或稱集成電路)通常用一個獨立管腳(或稱為引腳PIN)來設(shè)定測試模式。當(dāng)該管腳被連到電源，則電源管理芯片進(jìn)入測試模式；當(dāng)該管腳接地時，電源管理芯片進(jìn)入正常工作模式。通常，測試模式對于電源管理芯片的意義很大。例如，當(dāng)芯片檢測到測試模式，可以縮短一些正常功能中很長時間的延遲時間(例如正常工作模式下某個功能延時長達(dá)2秒，這對于芯片測試時間太長了，成本無法接受，例如可以縮短到I毫秒)，從而快速驗證其功能是否正確，進(jìn)而減少測試時間，減小了測試成本。此外，測試模式也可以被利用來測量由于測試設(shè)備限制無法直接測量的芯片性能參數(shù)，例如直流-直流轉(zhuǎn)換器通常無法加電感在量產(chǎn)測試中測量其反饋電壓，通過測試模式下將誤差放大器的輸出連接到其負(fù)輸入端，形成閉環(huán)，則可以間接測量到正常工作模式下反饋節(jié)點的電壓。但對封裝管腳緊張的情況而言，增加管腳會增大封裝尺寸，這樣會增加印刷電路板尺寸，不利于小型化設(shè)計；同時更大的封裝意味著更高的封裝成本。因此有必要提 供一種改進(jìn)的技術(shù)方案來克服上述問題。

發(fā)明內(nèi)容本發(fā)明的目的在于提供一種具有復(fù)用引腳的芯片，該復(fù)用引腳可以用作測試引腳，也可以用作其它引腳，這樣減少了芯片的引腳，減小封裝面積。為了解決上述問題，本發(fā)明提供一種復(fù)用引腳的芯片，該芯片包括有一個復(fù)用引腳，在該復(fù)用引腳用作除測試引腳外的另一種引腳時，該復(fù)用引腳的電壓大于第一閾值電壓或者小于第二閾值電壓，在該復(fù)用引腳的電壓為小于第一閾值電壓且大于第二閾值電壓時，則使得所述芯片進(jìn)入測試模式，此時認(rèn)為該復(fù)用引腳用作測試引腳，其中第一閾值電壓大于第二閾值電壓。進(jìn)一步的，所述芯片中包括測試模式判定電路，該測試模式判定電路用于判定所述復(fù)用引腳的電壓是否小于第一閾值電壓且大于第二閾值電壓，若是，則使得所述芯片進(jìn)入測試模式，否則，則不使得所述芯片進(jìn)入測試模式。進(jìn)一步的，所述芯片中還包括計時模塊，該計時模塊在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時對此種狀態(tài)進(jìn)行計時，如果計時達(dá)到一個時間閾值，才使得所述芯片進(jìn)入測試模式，否則，則不使得所述芯片進(jìn)入測試模式。進(jìn)一步的，所述芯片中包括測試模式判定電路和計時模塊，所述測試模式判定電路用于將所述復(fù)用引腳的電壓與第一閾值電壓和第二閾值電壓進(jìn)行比較，在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時輸出測試使能信號，在所述復(fù)用引腳的電壓大于第一閾值電壓或小于第二閾值電壓時輸出非測試使能信號，所述計時模塊在所述測試模式判定電路輸出測試使能信號時開始計時，在計時達(dá)到一個時間閾值，該計時模塊輸出測試模式信號，使得所述芯片進(jìn)入測試模式，否則所述計時模塊輸出非測試模式信號。進(jìn)一步的，所述測試模式判定電路包括第一比較電路、第二比較電路和邏輯電路，第一比較電路比較所述復(fù)用引腳的電壓和第一電壓閾值，并輸出第一比較結(jié)果；第二比較電路比較所述復(fù)用引腳的電壓和第二電壓閾值，并輸出第二比較結(jié)果；所述邏輯電路將第一比較結(jié)果和第二比較結(jié)果進(jìn)行邏輯運算后輸出測試使能信號或非測試使能信號。進(jìn)一步的，第一比較電路包括依次串聯(lián)于電源端和地之間的PMOS場效應(yīng)晶體管和第一電流源，該P(yáng)MOS場效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述PMOS場效應(yīng)晶體管和第一電流源的中間節(jié)點作為輸出端輸出第一比較結(jié)果，第一閾值電壓為電源端的電壓減去PMOS場效應(yīng)晶體管的導(dǎo)通電壓閾值的絕對值，第二比較電路包括依次串聯(lián)于電源端和地之間的第二電流源和NMOS場效應(yīng)晶體管，該NMOS場效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述NMOS場效應(yīng)晶體管和第二電流源的中間節(jié)點作為輸出端輸出第二比較結(jié)果，其中第二閾值電壓為NMOS場效應(yīng)晶體管的導(dǎo)通電壓閾值，所述邏輯電路包括第一反相器、或非門和第二反相器，該第一反相器的輸入端接第一比較器的輸出端，其輸出端接所述或非門的一個輸入端，所述或非門的另一個輸入端接第二比較器的輸出端，其輸出端接所述第二反相器的輸入端，該第二反相器的輸出端輸出測試使能信號或非測試使能信號。更進(jìn)一步的，所述計時模塊包括多個級聯(lián)的D觸發(fā)器，每個D觸發(fā)器的輸入端d與其反相輸出端qb相連，其復(fù)位端r與所述第二反相器的輸出端相連,第一個D觸發(fā)器的時鐘端CK與時鐘信號CLK連接 ，其輸出端q與第二個D觸發(fā)器的時鐘端CK相連，中間的D觸發(fā)器的輸出端q與后一個D觸發(fā)器的時鐘端CK相連,最后一個D觸發(fā)器的輸出端q輸出測試模式信號或非測試模式信號。更進(jìn)一步的，在希望使得所述芯片進(jìn)入測試模式時，將一電壓源連接于該復(fù)用管腳使得該復(fù)用管腳的電壓小于第一閾值電壓且大于第二閾值電壓，在不希望使得所述芯片進(jìn)入測試模式時，將所述電壓源從該復(fù)用管腳移除。更進(jìn)一步的，所述電源端通過第一電阻連接于所述復(fù)用管腳，該復(fù)用管腳和地之間依次串聯(lián)有第二電阻和第二 NMOS場效應(yīng)晶體管，控制第二 NMOS場效應(yīng)晶體管的導(dǎo)通時，所述復(fù)用引腳的電壓低于第二電壓閾值，控制第二 NMOS場效應(yīng)晶體管的截止時，所述復(fù)用引腳的電壓高于第一電壓閾值。再進(jìn)一步的，在所述復(fù)用引腳不用做測試引腳時，所述芯片通過控制第二 NMOS場效應(yīng)晶體管的導(dǎo)通和截止使得所述復(fù)用引腳輸出復(fù)位控制信號。與現(xiàn)有技術(shù)相比，本發(fā)明中的芯片具有復(fù)用引腳，通過測定該復(fù)用引腳的電壓來確定其是否作為測試引腳使用，該復(fù)用引腳還可以作為其它引腳來使用，這樣減少了芯片的引腳，減小封裝面積。

為了更清楚地說明本發(fā)明實施例的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中
圖1為本發(fā)明的一個實施例中的芯片在正常模式時的應(yīng)用電路示意圖；圖2為本發(fā)明的一個實施例中的芯片在測試模式時的電路結(jié)構(gòu)示意圖；圖3為本發(fā)明中一個實施例中的芯片中的內(nèi)部結(jié)構(gòu)示意圖；和圖4為圖3中的內(nèi)部各個模塊的電路示例圖。
具體實施方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和具體實施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明。此處所稱的“一個實施例”或“實施例”是指可包含于本發(fā)明至少一個實現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說明書中不同地方出現(xiàn)的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。除非特別說明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。在本發(fā)明中將測試引腳與另一個引腳進(jìn)行復(fù)用，從而使得電源管理芯片具有測試模式，又不增加芯片引腳。在一個實施例中，本發(fā)明提供了一種芯片，該芯片具有測試模式和正常模式，其包括有一個復(fù)用引腳。在該復(fù)用引腳用作除測試引腳外的另一種引腳時，該復(fù)用引腳的電壓大于第一閾值電壓Vthl或者小于第二閾值電壓Vth2,在該復(fù)用引腳的電壓為小于第一閾值電壓Vthl且大于第二閾值電壓Vth2時，則使得所述芯片進(jìn)入測試模式，此時認(rèn)為該復(fù)用引腳用作測試引腳，其中第一閾值電壓Vthl大于第二閾值電壓Vth2。本文中以電源管理芯片100為例進(jìn)行介紹，所屬領(lǐng)域內(nèi)的普通技術(shù)人員能夠理解的是，根據(jù)本發(fā)明的技術(shù)原理，本發(fā)明`并不局限于電源管理芯片，其還可以用于其他芯片中。圖1為本發(fā)明的一個實施例中的電源管理芯片100在正常模式(非測試模式)時的應(yīng)用電路示意圖，圖2為本發(fā)明的一個實施例中的電源管理芯片在測試模式時的結(jié)構(gòu)示意圖。在正常模式時，該電源管理芯片100的復(fù)用引腳POR用來向電路200輸出復(fù)位信號，另一個引腳VH為電源管理芯片PMU的一個低壓差調(diào)節(jié)器輸出，也可以為其他高電平信號，比如開關(guān)型DC-DC轉(zhuǎn)換器的輸出。電源管理芯片PMU中的復(fù)用引腳POR為開漏(Open-Drain)結(jié)構(gòu)，芯片 100 內(nèi)只有復(fù)用引腳 POR 的 NMOS (N-channel metal oxidesemiconductor)的下拉通路，沒有 PMOS (P-channel metal oxide semiconductor)的上拉通路，復(fù)用引腳POR的高電平是通過芯片100外上拉電阻Rphl拉高至高電平VH的。在測試模式時，所述復(fù)用引腳與一個電壓源VA，該電壓源VA的電壓小于第一閾值電壓Vthl且大于第二閾值電壓Vth2，進(jìn)而使得復(fù)用引腳的電壓小于第一閾值電壓Vthl且大于第二閾值電壓Vth2。在一個實例中，所述電阻Rphl的電阻值為50K歐姆，VH端的電壓為3. 3V，電壓源VA的電壓為1. 5V。圖3為本發(fā)明中一個實施例中的電源管理芯片100的內(nèi)部結(jié)構(gòu)示意圖。如圖3所示，所述電源管理芯片100包括有測試模式判定電路310和計時模塊320。所述測試模式判定電路310用于將所述復(fù)用引腳POR的電壓與第一閾值電壓Vthl和第二閾值電壓Vth2進(jìn)行比較，在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時輸出測試使能信號TC,在所述復(fù)用引腳的電壓大于第一閾值電壓或小于第二閾值電壓時輸出非測試使能信號TC。所述計時模塊320在所述測試模式判定電路輸出測試使能信號時開始計時，在計時達(dá)到一個時間閾值，該計時模塊輸出測試模式信號TestMode，使得所述芯片進(jìn)入測試模式，否則所述計時模塊輸出非測試模式信號TestMode，使得所述芯片不進(jìn)入測試模式(即仍然處理正常模式)。所述計時模塊320是為了消除所述復(fù)用引腳POR上的電壓的瞬時擾動導(dǎo)致的誤判。在一個特別的實施例中，也可以只有測試模式判定電路310。圖4為圖3中的內(nèi)部各個模塊的電路示例圖。所述測試模式判定電路310包括第一比較電路(Compl) 311、第二比較電路(Comp2)312和邏輯電路313。第一比較電路311比較所述復(fù)用引腳的電壓和第一電壓閾值Vthl，并輸出第一比較結(jié)果Al。第二比較電路312比較所述復(fù)用引腳的電壓和第二電壓閾值Vth2，并輸出第二比較結(jié)果A2。所述邏輯電路313將第一比較結(jié)果Al和第二比較結(jié)果A2進(jìn)行邏輯運算后輸出測試使能信號或非測試使能信號。第一比較電路311包括依次串聯(lián)于電源端VH和地之間的PMOS場效應(yīng)晶體管MPl和第一電流源11，該P(yáng)MOS場效應(yīng)晶體管MPl的柵極連接所述復(fù)用弓I腳P0R，所述PMOS場效應(yīng)晶體管MPl和第一電流源Il的中間節(jié)點作為輸出端輸出第一比較結(jié)果Al，第一閾值電壓為電源端的電壓減去PMOS場效應(yīng)晶體管的導(dǎo)通電壓閾值的絕對值，S卩VH-1 VthMPl I，比如I VthMPl I為0.8v。第二比較電路312包括依次串聯(lián)于電源端VH和地之間的第二電流源12和NMOS場效應(yīng)晶體管麗1，該NMOS場效應(yīng)晶體管麗I的柵極連接所述復(fù)用引腳P0R，所述NMOS場效應(yīng)晶體管麗I和第二電流源的中間節(jié)點作為輸出端輸出第二比較結(jié)果A，其中第二閾值電壓為NMOS場效應(yīng)晶體管麗I的導(dǎo)通電壓閾值VthMNl (比如O. 8v)。所述邏輯電路313包括第一反相器INV1、或非門NORl和第二反相器INV2，該第一反相器的輸入端接第一比較器的輸出端， 其輸出端接所述或非門的一個輸入端，所述或非門的另一個輸入端接第二比較器的輸出端，其輸出端接所述第二反相器的輸入端，該第二反相器的輸出端輸出測試使能信號或非測試使能信號TC。再次參考圖4所示，所述計時模塊(counter) 320包括多個級聯(lián)的D觸發(fā)器，每個D觸發(fā)器的輸入端d與其反相輸出端qb相連，其復(fù)位端r與所述第二反相器的輸出端相連，第一個D觸發(fā)器的時鐘端CK與時鐘信號CLK連接，其輸出端q與第二個D觸發(fā)器的時鐘端CK相連,中間的D觸發(fā)器的輸出端q與后一個D觸發(fā)器的時鐘端CK相連,最后一個D觸發(fā)器的輸出端q輸出測試模式信號或非測試模式信號TestMode。具體的，在復(fù)位引腳POR的電壓高于第二閾值電壓，比如O. 8V，且低于第一閾值電壓，比如3. 3-0. 8=2. 4V(假設(shè)VH=3. 3V)時，TC為測試使能信號，比如為低電平，在持續(xù)時間達(dá)到時間閾值時，TestMode變?yōu)楦唠娖?，進(jìn)入測試模式。在復(fù)位引腳POR的電壓高于第一閾值電壓或低于第二閾值電壓時，TC為非測試使能信號，比如為高電平，此時TestMode變?yōu)榈碗娖?，芯片處于正常模式。在希望使得所述芯片進(jìn)入測試模式時，將一電壓源VA連接于該復(fù)用管腳POR使得該復(fù)用管腳的電壓小于第一閾值電壓且大于第二閾值電壓，在不希望使得所述芯片進(jìn)入測試模式時，將所述電壓源VA從該復(fù)用管腳移除。請結(jié)合圖1和圖4所示，所述電源端VH通過電阻Rphl連接于所述復(fù)用管腳P0R，該復(fù)用管腳和地之間依次串聯(lián)有第二電阻R2和第二NMOS場效應(yīng)晶體管麗2，控制第二 NMOS場效應(yīng)晶體管麗2的導(dǎo)通時，所述復(fù)用引腳的電壓低于第二電壓閾值，控制第二 NMOS場效應(yīng)晶體管麗2的截止時，所述復(fù)用引腳的電壓高于第一電壓閾值。在所述復(fù)用引腳POR不用做測試引腳時，所述芯片通過控制第二 NMOS場效應(yīng)晶體管的導(dǎo)通和截止使得所述復(fù)用引腳輸出復(fù)位控制信號。所屬領(lǐng)域內(nèi)的普通技術(shù)人員能夠理解的是，上文僅是將復(fù)位引腳和測試引腳復(fù)用為例進(jìn)行介紹，其實也可以將其他引腳與測試引腳進(jìn)行復(fù)用，比如I2C引腳(包括時鐘信號管腳和數(shù)據(jù)信號管腳)。圖4中的比較電路還可以有其他實現(xiàn)方式，只要測試模式下在復(fù)用引腳上所加的電壓(如圖2所示電壓源VA的電壓)處于第一比較器和第二比較器的比較閾值之間即可。在本發(fā)明中，“連接”、“相連”、“連”、“接”等表示電性連接的詞語，如無特別說明，則表示直接或間接的電性連接。需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對本發(fā)明的具體實施方式
所做的任何改動均不脫離本發(fā)明的權(quán)利要求書的范圍。相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述具體實施方式
。
權(quán)利要求
1.一種復(fù)用引腳的芯片，其特征在于，該芯片包括有一個復(fù)用引腳，在該復(fù)用引腳用作除測試引腳外的另一種引腳時，該復(fù)用引腳的電壓大于第一閾值電壓或者小于第二閾值電壓，在該復(fù)用引腳的電壓為小于第一閾值電壓且大于第二閾值電壓時，則使得所述芯片進(jìn)入測試模式，此時認(rèn)為該復(fù)用引腳用作測試引腳，其中第一閾值電壓大于第二閾值電壓。
2.根據(jù)權(quán)利要求1所述的芯片，其特征在于，所述芯片中包括測試模式判定電路，該測試模式判定電路用于判定所述復(fù)用引腳的電壓是否小于第一閾值電壓且大于第二閾值電壓，若是，則使得所述芯片進(jìn)入測試模式，否則，則不使得所述芯片進(jìn)入測試模式。
3.根據(jù)權(quán)利要求2所述的芯片，其特征在于，所述芯片中還包括計時模塊，該計時模塊在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時對此種狀態(tài)進(jìn)行計時，如果計時達(dá)到一個時間閾值，才使得所述芯片進(jìn)入測試模式，否則，則不使得所述芯片進(jìn)入測試模式。
4.根據(jù)權(quán)利要求1所述的芯片，其特征在于，所述芯片中包括測試模式判定電路和計時模塊， 所述測試模式判定電路用于將所述復(fù)用引腳的電壓與第一閾值電壓和第二閾值電壓進(jìn)行比較，在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時輸出測試使能信號，在所述復(fù)用引腳的電壓大于第一閾值電壓或小于第二閾值電壓時輸出非測試使能信號， 所述計時模塊在所述測試模式判定電路輸出測試使能信號時開始計時，在計時達(dá)到一個時間閾值，該計時模塊輸出測試模式信號，使得所述芯片進(jìn)入測試模式，否則所述計時模塊輸出非測試模式信號。
5.根據(jù)權(quán)利要求4所述的芯片，其特征在于，所述測試模式判定電路包括第一比較電路、第二比較電路和邏輯電路， 第一比較電路比較所述復(fù)用引腳的電壓和第一電壓閾值，并輸出第一比較結(jié)果；第二比較電路比較所述復(fù)用引腳的電壓和第二電壓閾值，并輸出第二比較結(jié)果；所述邏輯電路將第一比較結(jié)果和第二比較結(jié)果進(jìn)行邏輯運算后輸出測試使能信號或非測試使能信號。
6.根據(jù)權(quán)利要求5所述的芯片，其特征在于，第一比較電路包括依次串聯(lián)于電源端和地之間的PMOS場效應(yīng)晶體管和第一電流源，該P(yáng)MOS場效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述PMOS場效應(yīng)晶體管和第一電流源的中間節(jié)點作為輸出端輸出第一比較結(jié)果，第一閾值電壓為電源端的電壓減去PMOS場效應(yīng)晶體管的導(dǎo)通電壓閾值的絕對值， 第二比較電路包括依次串聯(lián)于電源端和地之間的第二電流源和NMOS場效應(yīng)晶體管，該NMOS場效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述NMOS場效應(yīng)晶體管和第二電流源的中間節(jié)點作為輸出端輸出第二比較結(jié)果，其中第二閾值電壓為NMOS場效應(yīng)晶體管的導(dǎo)通電壓閾值， 所述邏輯電路包括第一反相器、或非門和第二反相器，該第一反相器的輸入端接第一比較器的輸出端，其輸出端接所述或非門的一個輸入端，所述或非門的另一個輸入端接第二比較器的輸出端，其輸出端接所述第二反相器的輸入端，該第二反相器的輸出端輸出測試使能信號或非測試使能信號。
7.根據(jù)權(quán)利要求6所述的芯片，其特征在于，所述計時模塊包括多個級聯(lián)的D觸發(fā)器，每個D觸發(fā)器的輸入端d與其反相輸出端qb相連，其復(fù)位端r與所述第二反相器的輸出端相連，第一個D觸發(fā)器的時鐘端CK與時鐘信號CLK連接，其輸出端q與第二個D觸發(fā)器的時鐘端CK相連,中間的D觸發(fā)器的輸出端q與后一個D觸發(fā)器的時鐘端CK相連,最后一個D觸發(fā)器的輸出端q輸出測試模式信號或非測試模式信號。
8.根據(jù)權(quán)利要求1-7任一所述的芯片，其特征在于，在希望使得所述芯片進(jìn)入測試模式時，將一電壓源連接于該復(fù)用管腳使得該復(fù)用管腳的電壓小于第一閾值電壓且大于第二閾值電壓，在不希望使得所述芯片進(jìn)入測試模式時，將所述電壓源從該復(fù)用管腳移除。
9.根據(jù)權(quán)利要求8所述的芯片，其特征在于，所述電源端通過第一電阻連接于所述復(fù)用管腳，該復(fù)用管腳和地之間依次串聯(lián)有第二電阻和第二 NMOS場效應(yīng)晶體管，控制第二NMOS場效應(yīng)晶體管的導(dǎo)通時，所述復(fù)用引腳的電壓低于第二電壓閾值，控制第二 NMOS場效應(yīng)晶體管的截止時，所述復(fù)用引腳的電壓高于第一電壓閾值。
10.根據(jù)權(quán)利要求9所述的芯片，其特征在于，在所述復(fù)用引腳不用做測試引腳時，所述芯片通過控制第二 NMOS場效應(yīng)晶體管的導(dǎo)通和截止使得所述復(fù)用引腳輸出復(fù)位控制信號。
全文摘要
本發(fā)明提供一種具有復(fù)用引腳的芯片，該芯片包括有一個復(fù)用引腳，在該復(fù)用引腳用作除測試引腳外的另一種引腳時，該復(fù)用引腳的電壓大于第一閾值電壓或者小于第二閾值電壓，在該復(fù)用引腳的電壓為小于第一閾值電壓且大于第二閾值電壓時，則使得所述芯片進(jìn)入測試模式，此時認(rèn)為該復(fù)用引腳用作測試引腳，其中第一閾值電壓大于第二閾值電壓。與現(xiàn)有技術(shù)相比，本發(fā)明中的芯片具有復(fù)用引腳，通過測定該復(fù)用引腳的電壓來確定其是否作為測試引腳使用，該復(fù)用引腳還可以作為其它引腳來使用，這樣減少了芯片的引腳，減小封裝面積。
文檔編號H03K19/0175GK103066985SQ20121052100
公開日2013年4月24日 申請日期2012年12月6日 優(yōu)先權(quán)日2012年12月6日
發(fā)明者王釗, 尹航, 田文博, 李展 申請人:無錫中星微電子有限公司