專利名稱：延遲級(jí)、環(huán)形振蕩器、pll電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于半導(dǎo)體器件的延遲級(jí)。本發(fā)明還涉及一種環(huán)形振蕩器、一種 PLL電路以及一種用于操作該延遲級(jí)的方法。
背景技術(shù)：
典型的延遲電路在接收到輸入脈沖之后以某一預(yù)定延遲時(shí)間遞送輸出脈沖。作為輸入和輸出脈沖之間的周期的預(yù)定延遲周期必須是精確的和可重復(fù)的。這些延遲電路包括尤其在半導(dǎo)體器件(例如振蕩器)中使用的延遲級(jí)。
存在許多電子電路應(yīng)用，其中對(duì)于正確的操作，必須提供精確的定時(shí)或者電路的一部分與另一部分的同步。通過(guò)振蕩器來(lái)方便地提供這種定時(shí)，該振蕩器的頻率對(duì)于定時(shí)或同步電路的要求而言是足夠精確的。取決于所需精確性的程度，振蕩器一方面可以非常簡(jiǎn)單，其中頻率范圍可以具有寬的范圍，或者可以相對(duì)較復(fù)雜，其中需要高度精確的頻率。
對(duì)于其它電路的板上定時(shí)，已經(jīng)使用了各種振蕩器。特別好地適用于在CMOS技術(shù)中實(shí)施的一種振蕩器是環(huán)形振蕩器。環(huán)形振蕩器一種獨(dú)立地振蕩并且不需要任何外部部件 (例如電容器或線圈)的電子振蕩器，所述外部部件在其他振蕩器中被用來(lái)精確地設(shè)定操作頻率。代替這些電容器或電感器調(diào)諧的電路，環(huán)形振蕩器具有許多簡(jiǎn)單的反相級(jí)。環(huán)形振蕩器的這些級(jí)通常還被稱為延遲級(jí)或延遲單元。環(huán)形振蕩器的操作頻率通過(guò)從圍繞環(huán)形振蕩器的環(huán)的一個(gè)延遲級(jí)到另一個(gè)延遲級(jí)的切換事件的進(jìn)展速度以及通過(guò)延遲級(jí)的數(shù)量來(lái)確定。
常規(guī)環(huán)形振蕩器可以具有在非常寬頻率范圍內(nèi)的其自身的操作頻率。然而，作為例子，在當(dāng)前作為CMOS IC芯片的一部分被制造的基于CMOS的環(huán)形振蕩器中，一個(gè)芯片的振蕩器的頻率與另一個(gè)想象中相同的芯片的振蕩器的頻率的差可能相當(dāng)大。這種寬范圍的操作頻率并且因此環(huán)形振蕩器電路的性能易遭受至少三種明顯的基本容差電源電壓波動(dòng)、溫度變化、以及從一個(gè)芯片到另一個(gè)芯片的基本工藝變化。因此，在需要精確定時(shí)的情況下，例如頻率精確度到百分之幾以內(nèi)，這種寬頻率范圍是不可接受的或者是不可全部接受的。因?yàn)樯鲜龅淖兓酝ǔＵJ(rèn)為環(huán)形振蕩器非常不穩(wěn)定并且易遭受頻率漂移。
如果使用公知的環(huán)形振蕩器，例如在PLL電路(PLL :鎖相環(huán))中。振蕩器增益中大的變化導(dǎo)致PLL帶寬中不需要的大的變化。因此，連接到環(huán)形振蕩器的輸出端的PLL電路的分頻器必須被設(shè)計(jì)成用于環(huán)形振蕩器的最高的可能振蕩頻率。然而，用于高頻率的分頻器通常比被設(shè)計(jì)成用于較低頻率的分頻器消耗更多的功率。發(fā)明內(nèi)容
根據(jù)一個(gè)實(shí)施例，提供一種壓控振蕩器(VC0)，該壓控振蕩器通過(guò)對(duì)其延遲級(jí)進(jìn)行編程而顯示出振蕩器的可編程振蕩頻率范圍和可編程增益。根據(jù)該延遲級(jí)的另一個(gè)實(shí)施例，在該延遲級(jí)的輸出端上的電容負(fù)載通常是恒定的。為了在壓控振蕩器的不同振蕩頻率范圍和增益之間切換，通常數(shù)字地接通或切斷在延遲級(jí)內(nèi)部的并聯(lián)延遲分支，以便分別增大或降低延遲級(jí)的增益，并且因此分別增大或降低振蕩器的振蕩頻率。對(duì)于這種實(shí)施方式，只有接通的和連接到電源電壓的延遲分支正在消耗功率。因此，功率消耗和振蕩器頻率與在連接到電源電壓的延遲級(jí)內(nèi)激活的延遲分支的數(shù)量成高度線性的比例。以這種方式可以補(bǔ)償由工藝和溫度變化所導(dǎo)致的振蕩器增益的變化。為了補(bǔ)償工藝變化，通?？梢蕴峁﹩?dòng)調(diào)諧電路來(lái)將振蕩器調(diào)諧到所期望的最大 振蕩頻率。這種啟動(dòng)電路通常將開(kāi)始于最低的可能頻率范圍(例如，當(dāng)只有延遲級(jí)的其中一個(gè)并聯(lián)延遲分支接通時(shí))，并且逐步增大延遲分支的數(shù)量，直至達(dá)到所期望的最大頻率。在振蕩器的輸出端通常連接一個(gè)或多個(gè)分頻器。對(duì)于常規(guī)的振蕩器，必須將分頻器設(shè)計(jì)成以振蕩器最高的可能頻率運(yùn)行。對(duì)于這種新的可編程振蕩器，可以將分頻器的操作范圍簡(jiǎn)化為振蕩器的最高頻率，該振蕩器被編程以在包含某一安全余量的范圍內(nèi)振蕩。根據(jù)一個(gè)實(shí)施例，提供一種用于半導(dǎo)體器件的延遲級(jí)，該延遲級(jí)包括至少一個(gè)延遲分支、用于將預(yù)定義數(shù)量的所述至少一個(gè)延遲分支連接到電源電壓的至少一個(gè)可控開(kāi)關(guān)
>J-U ρ α裝直。在另一個(gè)實(shí)施例中，提供至少兩個(gè)不同的延遲分支，并且所述至少一個(gè)可控開(kāi)關(guān)裝置被設(shè)計(jì)成將預(yù)定義數(shù)量的延遲分支彼此并聯(lián)連接，以便根據(jù)并聯(lián)連接的延遲分支的數(shù)量來(lái)提供不同的頻率范圍。在另一個(gè)實(shí)施例中，提供至少一個(gè)輸出端，用于提供具有由可控開(kāi)關(guān)裝置所設(shè)定的輸出頻率的相應(yīng)輸出信號(hào)。在另一個(gè)實(shí)施例中，開(kāi)關(guān)裝置包括可控開(kāi)關(guān)，用于將延遲分支彼此并聯(lián)連接。在另一個(gè)實(shí)施例中，開(kāi)關(guān)裝置包括可控開(kāi)關(guān)，用于將所述至少一個(gè)延遲分支連接到電源電壓。在另一個(gè)實(shí)施例中，提供至少一個(gè)控制端來(lái)接收至少一個(gè)控制信號(hào)，其中所述至少一個(gè)控制端被連接到可控開(kāi)關(guān)裝置的相應(yīng)控制端。在另一個(gè)實(shí)施例中，提供輸入端來(lái)接收輸入信號(hào)。在另一個(gè)實(shí)施例中，提供接收第一電源電位的第一電源端和接收第二電源電位的第二電源端，其中第二電源電位低于第一電源電位，以及其中電源電壓是從第一和第二電源電位得到的。在另一個(gè)實(shí)施例中，第一電源電位是正電源電位，以及第二電源電位是負(fù)電源電位。在另一個(gè)實(shí)施例中，在至少一個(gè)延遲分支內(nèi)，該延遲分支通過(guò)第一可控開(kāi)關(guān)可連接到第一電源端，并且該延遲分支通過(guò)第二可控開(kāi)關(guān)進(jìn)一步可連接到第二電源端，其中當(dāng)?shù)谝缓偷诙煽亻_(kāi)關(guān)切斷時(shí)，該延遲分支從電源電壓斷開(kāi)，并且當(dāng)?shù)谝缓偷诙煽亻_(kāi)關(guān)接通時(shí)，該延遲分支被連接到電源電壓。在另一個(gè)實(shí)施例中，第一和第二可控開(kāi)關(guān)是半導(dǎo)體開(kāi)關(guān)。
在另一個(gè)實(shí)施例中，第一和第二可控開(kāi)關(guān)是基于CMOS的晶體管。
在另一個(gè)實(shí)施例中，第一和第二可控開(kāi)關(guān)是數(shù)字開(kāi)關(guān)，所述數(shù)字開(kāi)關(guān)被設(shè)計(jì)成通過(guò)向它們的控制端施加數(shù)字信號(hào)來(lái)數(shù)字地連接或斷開(kāi)相應(yīng)的延遲分支。
在另一個(gè)實(shí)施例中，每一個(gè)延遲分支包括至少一個(gè)反相器。
在另一個(gè)實(shí)施例中，反相器被連接到接收輸入信號(hào)的輸入端，其中反相器通過(guò)開(kāi)關(guān)裝置被連接到電源電壓，并且其中反相器被連接到提供輸出信號(hào)的輸出端。
在另一個(gè)實(shí)施例中，所有的反相器被連接到公共輸入端和公共輸出端。
在另一個(gè)實(shí)施例中，每一個(gè)反相器包括低輸出阻抗，并且其中每一個(gè)反相器被設(shè)計(jì)成加載和卸載可連接到延遲級(jí)的輸出端下游的另一延遲級(jí)的電容負(fù)載。
在另一個(gè)實(shí)施例中，延遲級(jí)是差分延遲級(jí)，其由差分電路組成。
在另一個(gè)實(shí)施例中，差分延遲級(jí)包括接收互補(bǔ)輸入信號(hào)的兩個(gè)互補(bǔ)輸入端以及提供互補(bǔ)輸出信號(hào)的兩個(gè)互補(bǔ)輸出端。
在另一個(gè)實(shí)施例中，差分延遲級(jí)包括至少一對(duì)互補(bǔ)延遲分支，每對(duì)互補(bǔ)延遲分支都包括第一和第二分支，其中在一對(duì)互補(bǔ)延遲分支內(nèi)的第一和第二分支中的每個(gè)分支都包括反相器。
在另一個(gè)實(shí)施例中，提供正反饋電路，該正反饋電路被布置在所述至少一對(duì)互補(bǔ)延遲分支的第一和第二分支之間，并且為第一和第二分支中的每個(gè)分支提供正反饋信號(hào)以支持振蕩。
在另一個(gè)實(shí)施例中，正反饋電路包括兩個(gè)晶體管，所述兩個(gè)晶體管關(guān)于它們的控制端和輸出端彼此交叉I禹合。
本發(fā)明的實(shí)施例還提供一種環(huán)形振蕩器電路，該環(huán)形振蕩器電路包括第一延遲級(jí)和耦合到該第一延遲級(jí)的至少一個(gè)第二延遲級(jí)，其中第一和第二延遲級(jí)中的至少一個(gè)包括至少一個(gè)延遲分支和至少一個(gè)可控開(kāi)關(guān)裝置，所述至少一個(gè)可控開(kāi)關(guān)裝置將相應(yīng)延遲級(jí)的預(yù)定義數(shù)量的所述至少一個(gè)延遲分支連接到電源電壓。
在振蕩器的另一個(gè)實(shí)施例中，在所述至少一個(gè)第一和第二延遲級(jí)內(nèi)提供至少兩個(gè)不同的延遲分支，并且所述至少一個(gè)可控開(kāi)關(guān)裝置被設(shè)計(jì)成將預(yù)定義數(shù)量的延遲分支彼此并聯(lián)連接，以便根據(jù)并聯(lián)連接的延遲分支的數(shù)量來(lái)提供不同的頻率范圍。
在另一個(gè)實(shí)施例中，開(kāi)關(guān)裝置包括可控開(kāi)關(guān)，用于將在至少一個(gè)第一和第二延遲級(jí)內(nèi)的延遲分支彼此并聯(lián)連接。
在另一個(gè)實(shí)施例中，開(kāi)關(guān)裝置包括可控開(kāi)關(guān)，用于將在至少一個(gè)第一和第二延遲級(jí)內(nèi)的至少一個(gè)延遲分支連接到電源電壓。
在另一個(gè)實(shí)施例中，提供振蕩器輸出端，用于提供具有由第一和第二延遲級(jí)所設(shè)定的振蕩器頻率的振蕩器輸出信號(hào)。
在另一個(gè)實(shí)施例中，每一個(gè)延遲級(jí)包括至少一個(gè)輸入端和至少一個(gè)輸出端，其中第二延遲級(jí)的輸出端被連接到第一延遲級(jí)的輸入端，以及其中第二延遲級(jí)的輸入端被連接到第一延遲級(jí)的輸出端。
在另一個(gè)實(shí)施例中，提供電源電壓調(diào)諧電路，用于調(diào)諧第一或第二電源電位中的至少一個(gè)。
在另一個(gè)實(shí)施例中，提供啟動(dòng)調(diào)諧電路，用于將振蕩器調(diào)諧到最大振蕩頻率。
在另一個(gè)實(shí)施例中，提供至少一個(gè)分頻器，其被布置成相對(duì)于第二延遲級(jí)的輸出端串聯(lián)連接。在另一個(gè)實(shí)施例中，分頻器被設(shè)計(jì)成以振蕩器最高的可能頻率來(lái)操作。在另一個(gè)實(shí)施例中，分頻器被設(shè)計(jì)成以振蕩器最高的實(shí)際編程頻率來(lái)操作。在另一個(gè)實(shí)施例中，振蕩器是壓控振蕩器。本發(fā)明的實(shí)施例還提供一種包括振蕩器的PLL電路，其中振蕩器包括第一延遲級(jí)和耦合到該第一延遲級(jí)的至少一個(gè)第二延遲級(jí)，其中第一和第二延遲級(jí)中的至少一個(gè)包括至少一個(gè)延遲分支和至少一個(gè)可控開(kāi)關(guān)裝置，所述至少一個(gè)可控開(kāi)關(guān)裝置將相應(yīng)延遲級(jí)的預(yù)定義數(shù)量的所述至少一個(gè)延遲分支連接到電源電壓。在PLL電路的另一個(gè)實(shí)施例中，振蕩器是環(huán)形振蕩器。在另一個(gè)實(shí)施例中，提供了接收輸入信號(hào)的第一輸入端、提供輸出信號(hào)的輸出端、以及接收從該輸出信號(hào)得到的第二輸入信號(hào)的第二輸入端。在另一個(gè)實(shí)施例中，提供相位檢測(cè)器和環(huán)路濾波器，其中相位檢測(cè)器、環(huán)路濾波器和振蕩器被一個(gè)接一個(gè)地布置，并且被布置在輸入端和輸出端之間。在另一個(gè)實(shí)施例中，相位檢測(cè)器是相位頻率檢測(cè)器。在另一個(gè)實(shí)施例中，相位檢測(cè)器被設(shè)計(jì)成產(chǎn)生相位差信號(hào)，該相位差信號(hào)表示第一和第二輸入信號(hào)之間的相位差。 在另一個(gè)實(shí)施例中，環(huán)路濾波器是數(shù)字環(huán)路濾波器。在另一個(gè)實(shí)施例中，環(huán)路濾波器包括低通濾波器，用于對(duì)相位差信號(hào)進(jìn)行濾波并且提供濾波后的相位差電壓信號(hào)。在另一個(gè)實(shí)施例中，振蕩器由濾波后的相位差電壓信號(hào)控制，并且然后振蕩器產(chǎn)生PLL電路的輸出信號(hào)，其中輸出信號(hào)具有預(yù)定義的頻率范圍。本發(fā)明的實(shí)施例還提供一種操作用于半導(dǎo)體器件的延遲級(jí)的方法，包括提供至少一個(gè)延遲分支和至少一個(gè)可控開(kāi)關(guān)裝置；并且通過(guò)向相應(yīng)開(kāi)關(guān)的相應(yīng)控制端提供相應(yīng)的控制信號(hào)來(lái)切換至少一個(gè)開(kāi)關(guān)，以便將相應(yīng)延遲級(jí)的預(yù)定義數(shù)量的所述至少一個(gè)延遲分支連接到電源電壓。在另一個(gè)實(shí)施例中，預(yù)定義數(shù)量的延遲分支被彼此并聯(lián)連接，以便根據(jù)并聯(lián)連接的延遲分支的數(shù)量來(lái)提供不同的頻率范圍。在另一個(gè)實(shí)施例中，通過(guò)切換至少一個(gè)開(kāi)關(guān)來(lái)設(shè)定延遲級(jí)的輸出信號(hào)的輸出頻率。在另一個(gè)實(shí)施例中，通過(guò)切換能夠切換的開(kāi)關(guān)電容器網(wǎng)絡(luò)的至少一個(gè)開(kāi)關(guān)以將至少一個(gè)電容器連接到延遲級(jí)的輸出端，從而設(shè)定延遲級(jí)的輸出信號(hào)的輸出頻率。本發(fā)明的實(shí)施例還提供一種用于操作環(huán)形振蕩器電路的方法，包括提供第一延遲級(jí)和耦合到該第一延遲級(jí)的至少一個(gè)第二延遲級(jí)，其中第一和第二延遲級(jí)中的至少一個(gè)包括至少一個(gè)延遲分支和至少一個(gè)開(kāi)關(guān)裝置；并且通過(guò)向相應(yīng)開(kāi)關(guān)的相應(yīng)控制端提供相應(yīng)的控制信號(hào)來(lái)切換開(kāi)關(guān)裝置的至少一個(gè)開(kāi)關(guān)，以便將相應(yīng)延遲級(jí)的預(yù)定義數(shù)量的所述至少一個(gè)延遲分支連接到電源電壓。在另一個(gè)實(shí)施例中，預(yù)定義數(shù)量的延遲分支被彼此并聯(lián)連接。在另一個(gè)實(shí)施例中，調(diào)諧至少一個(gè)電源電位。
在另Iv實(shí)施例中，將振湯器調(diào)諧到最大振湯頻率。在另一個(gè)實(shí)施例中，振蕩器被設(shè)計(jì)成以最高的可能頻率來(lái)操作。在另一個(gè)實(shí)施例中，振蕩器以最高的實(shí)際編程頻率來(lái)操作。本發(fā)明的其它示例性實(shí)施例在附圖的示意圖中被更詳細(xì)地解釋。


為了更完全地理解本發(fā)明的各實(shí)施例，現(xiàn)在參考結(jié)合附圖所作的下列描述。下面使用附圖的示意圖來(lái)更詳細(xì)地解釋各示例性實(shí)施例，其中
圖1示出說(shuō)明根據(jù)本發(fā)明一個(gè)實(shí)施例的延遲級(jí)的方框 圖2示出根據(jù)圖1的實(shí)施例的單個(gè)延遲級(jí)的電路布置；
圖3A示出根據(jù)圖2的實(shí)施例的單個(gè)延遲級(jí)的電路布置的第一個(gè)例子；
圖3B示出根據(jù)圖2的實(shí)施例的單個(gè)延遲級(jí)的電路布置的第二個(gè)例子；
圖3C示出根據(jù)圖2的實(shí)施例的單個(gè)延遲級(jí)的電路布置的第三個(gè)例子；
圖3D示出可用于圖3C中所示的電路布置的開(kāi)關(guān)電容器的一些例子；
圖4示出說(shuō)明根據(jù)本發(fā)明另一實(shí)施例的延遲級(jí)的方框 圖5示出根據(jù)圖4的實(shí)施例的單個(gè)延遲級(jí)的電路布置；
圖6示出說(shuō)明根據(jù)本發(fā)明一個(gè)實(shí)施例的環(huán)形振蕩器的方框 圖7示出說(shuō)明根據(jù)本發(fā)明另一實(shí)施例的環(huán)形振蕩器的方框 圖8示出說(shuō)明根據(jù)本發(fā)明一個(gè)實(shí)施例的PLL電路的方框圖。在附圖的所有圖中，相同的或者具有相同功能的元件、特征和信號(hào)具有相同的附圖標(biāo)記，除非另作說(shuō)明。
具體實(shí)施例方式圖1示出說(shuō)明根據(jù)本發(fā)明一個(gè)實(shí)施例的延遲級(jí)的方框圖。在圖1中，用附圖標(biāo)記10表示延遲級(jí)。根據(jù)一個(gè)示例性實(shí)施例，延遲級(jí)10被設(shè)計(jì)成包含在壓控振蕩器(VCO)(例如環(huán)形振蕩器)中。延遲級(jí)10包括用于接收互補(bǔ)輸入信號(hào)IN_P、IN_N的兩個(gè)輸入端11、12。延遲級(jí)10還包括提供互補(bǔ)輸出信號(hào)0UT_P、0UT_N的兩個(gè)輸出端13、14。延遲級(jí)10還包括用于第一電源電位VDD (例如正電源電位VDD)的第一電源端15和用于第二電源電位VSS (例如負(fù)電源電位VSS或者參考電位VSS比如地電位)的第二電源端16。延遲級(jí)10還包括至少一個(gè)控制端17。根據(jù)一個(gè)實(shí)施例，該控制端17被設(shè)計(jì)成接收控制信號(hào)CTL。圖2示出如圖1所示的單個(gè)延遲級(jí)的電路布置。延遲級(jí)10包括第一分支20A和第二互補(bǔ)分支20B。兩個(gè)分支20A、20B被彼此并聯(lián)布置，并且被布置在第一和第二電源端15、16之間。兩個(gè)分支20A、20B形成一對(duì)并聯(lián)布置的分支。在下文中，分配給第一分支20A的元素在相應(yīng)的附圖標(biāo)記內(nèi)具有標(biāo)記“A”，以及分配給其互補(bǔ)分支20B的元素在相應(yīng)的附圖標(biāo)記內(nèi)具有標(biāo)記“B”。20A.20B中的每一個(gè)分支包括反相器21A、21B。
在第一分支20A內(nèi)的第一反相器21A包括相反導(dǎo)電類型的兩個(gè)晶體管22A、23A。 在當(dāng)前的例子中，反相器21A的第一晶體管22A是PMOS型晶體管，以及反相器21A的第二晶體管23A是NMOS型晶體管。第一分支20A的這些晶體管22A、23A的控制端，即它們的柵極端，被連接到輸入端11以接收輸入信號(hào)IN_P。第一反相器21A的兩個(gè)晶體管22A、23A的導(dǎo)電路徑被布置成彼此串聯(lián)連接，并且被布置在第一和第二電源端15、16之間。第一和第二晶體管22A、23A之間的抽頭24A被連接到輸出端14以用于提供互補(bǔ)輸出信號(hào)0UT_N。
類似地，第二分支20B內(nèi)的第二反相器21B也包括相反導(dǎo)電類型(PMOS、NMOS)的兩個(gè)晶體管22B、23B，其中它們的控制端被連接到輸入端12以用于接收互補(bǔ)輸入信號(hào)IN_ N，并且這些晶體管22B、23B的導(dǎo)電路徑之間的抽頭24B被連接到輸出端13以用于提供輸出信號(hào)0UT_P。
延遲級(jí)10還包括正反饋電路25。正反饋電路25被布置在該對(duì)分支內(nèi)的兩個(gè)互補(bǔ)分支20A、20B之間，正反饋電路25包括兩個(gè)NMOS型晶體管26A、26B，其中將這些晶體管 26A、26B中的第一個(gè)分配給第一分支20A，以及其中將這些晶體管26A、26B中的第二個(gè)分配給第二互補(bǔ)分支20B。這些晶體管26A、26B的導(dǎo)電路徑都被布置在第一電源端15和對(duì)應(yīng)于相應(yīng)分支20A、20B的抽頭24A、24B之間。晶體管26A、26B的控制端彼此交叉耦合，其中晶體管26A的控制端被連接到相對(duì)分支20B的抽頭24B上，以及晶體管26B的控制端被連接到相對(duì)分支20A的抽頭24A上。正反饋電路25被設(shè)計(jì)成用于向第一和第二分支20A、20B 中的每一個(gè)提供正反饋信號(hào)，以支持這些分支20A、20B的振蕩。
圖2中的延遲級(jí)10還包括開(kāi)關(guān)裝置27。在當(dāng)前的實(shí)施例中，開(kāi)關(guān)裝置27的第一部分27’被布置在第一電源端15和兩個(gè)分支20A、20B之間，以及開(kāi)關(guān)裝置的第二部分27〃 被布置在第二電源端16和兩個(gè)分支20A、20B之間。開(kāi)關(guān)裝置27的每一部分27’、27〃在輸入側(cè)上被連接到控制端17以接收控制信號(hào)CTL。
圖3更詳細(xì)地示出圖2所示的單個(gè)延遲級(jí)的電路布置。
在圖3A的實(shí)施例中，開(kāi)關(guān)裝置27包括四個(gè)晶體管30A、30B、31A、31B。不同的晶體管30A、30B、31A、31B沿著反相器21A、21B的導(dǎo)電路徑被串聯(lián)布置。在這些分支20A、20B 的每一個(gè)內(nèi)，提供PMOS晶體管31A、31B和NMOS晶體管30A、30B。開(kāi)關(guān)裝置27的這些晶體管30A、30B、31A、31B和在分支20A、20B內(nèi)的反相器21A、21B的晶體管23A、22A、23B、22B關(guān)于它們的導(dǎo)電路徑被布置成串聯(lián)連接。因此，這些晶體管30A、30B、31A、31B在相應(yīng)的分支 20A、20B內(nèi)充當(dāng)接通/切斷裝置，以用于連接和斷開(kāi)相應(yīng)的分支20A、20B。
關(guān)于第一分支20A，提供NMOS晶體管30A和PMOS晶體管31A。NMOS晶體管30A的導(dǎo)電路徑被布置在晶體管23A和電源端15之間。PMOS晶體管3IA的導(dǎo)電路徑被布置在晶體管23A和第二電源端16之間。PMOS晶體管31A的控制端被直接連接到控制端17以接收控制信號(hào)CTL，而NMOS晶體管30A的控制端通過(guò)反相器32被連接到控制端17。反相器32 對(duì)控制信號(hào)CTL進(jìn)行反相，并且提供反相的控制信號(hào)CTL’。
通過(guò)提供這個(gè)附加反相器32，有可能通過(guò)相同的控制信號(hào)CTL來(lái)“接通”和“切斷” 這兩個(gè)晶體管30A、31A。然而，還可以通過(guò)兩個(gè)互補(bǔ)控制信號(hào)(圖3A中未示出)提供這種功能。而且，還有可能使用可由相同控制信號(hào)CTL控制的相同導(dǎo)電類型的晶體管30A、31A。在這兩種情況下，反相器32不再是必需的，因?yàn)橥ㄟ^(guò)相同的控制信號(hào)CTL來(lái)“接通”和“切斷” 開(kāi)關(guān)裝置27的這兩個(gè)晶體管30A、31A。
而且，在互補(bǔ)路徑20B內(nèi)提供NMOS晶體管30B和PMOS晶體管31B，它們以與第一分支20A中的晶體管30A、31A類似的連接方式來(lái)連接。通過(guò)相同控制信號(hào)CTL控制的開(kāi)關(guān)裝置27的晶體管30A、30B、31A、31B被用來(lái)向反相器21A、21B提供電源電壓V1=VDD-VSS。因此，這些晶體管30A、30B、31A、31B被分別用于通過(guò)簡(jiǎn)單地“接通”和“切斷”這些晶體管30A、30B、31A、31B來(lái)斷開(kāi)和連接這些反相器21A、21B。本身可以理解的是，關(guān)于圖1-3A所示的電路布置說(shuō)明了單個(gè)延遲級(jí)電路的最小電路。在僅僅包括一個(gè)分支和一個(gè)互補(bǔ)分支的該延遲級(jí)中，如果開(kāi)關(guān)被切斷，則振蕩器將停止振蕩。圖3B示出根據(jù)圖2的實(shí)施例的單個(gè)延遲級(jí)的第二布置的第二個(gè)例子。不同于圖3A的第一個(gè)例子，在圖3B的延遲單元10的第二個(gè)例子中，開(kāi)關(guān)裝置27僅僅包括一個(gè)開(kāi)關(guān)部分27’。這意味著，開(kāi)關(guān)裝置僅僅包括在第一電源電位VDD —側(cè)上的開(kāi)關(guān)30A、30B。原則上不必在第一電源電位VDD和第二電源電位VSS上還使用開(kāi)關(guān)。也可以利用分支內(nèi)的一個(gè)開(kāi)關(guān)來(lái)切斷和接通延遲單元10的相應(yīng)分支。代替使用第一開(kāi)關(guān)部分37’內(nèi)的晶體管30A、30B，還有可能僅僅使用開(kāi)關(guān)裝置27的第二開(kāi)關(guān)部分27’的晶體管31A、31B，然后將它們布置在晶體管22A、22B和第二電源電位VSS之間。圖3C示出根據(jù)圖2的實(shí)施例的單個(gè)延遲級(jí)的電路布置的第三個(gè)例子。這里，在兩個(gè)分支20A、20B之間，尤其是在兩個(gè)反相器21A、21B內(nèi)的兩個(gè)分支20A、20B的部分之間，提供開(kāi)關(guān)電容器裝置33。這個(gè)開(kāi)關(guān)電容器裝置33可由控制信號(hào)BB來(lái)控制。在圖3C中僅僅示出一個(gè)開(kāi)關(guān)電容器裝置33，然而，該開(kāi)關(guān)電容器裝置33可以包括一個(gè)或多個(gè)可切換的電容器或變抗器，它們被彼此并聯(lián)地布置，并且可由不同的控制信號(hào)BB來(lái)控制，以便切換彼此并聯(lián)的電容器或變抗器中所期望的一個(gè)。圖3D示出用于實(shí)施圖3C所示的開(kāi)關(guān)電容器裝置33的三種不同的形式。在圖3D的上部中，開(kāi)關(guān)電容器裝置33包括一個(gè)可通過(guò)使用合適的開(kāi)關(guān)35來(lái)切換的電容器34。在開(kāi)關(guān)電容器裝置33的其他兩種形式中，它的功能通過(guò)兩個(gè)晶體管36、37來(lái)實(shí)現(xiàn)。開(kāi)關(guān)電容器裝置33內(nèi)的兩個(gè)晶體管的控制端被連接到分支20A、20B的相應(yīng)一個(gè)上。開(kāi)關(guān)電容器裝置33內(nèi)的這兩個(gè)晶體管36、37的導(dǎo)電路徑被彼此平行布置，并且這些晶體管36、37的兩個(gè)負(fù)載端被縮短并被連接到控制端以接收相應(yīng)的控制信號(hào)BB。通過(guò)PMOS晶體管36 (如在圖3D的中部所示)或NMOS晶體管(如在圖3D的下部所示)可以實(shí)現(xiàn)晶體管36、37。通過(guò)提供開(kāi)關(guān)電容器裝置33，有可能在延遲單元10內(nèi)實(shí)現(xiàn)一個(gè)或多個(gè)可切換的電容器或變抗器?？梢允褂眠@些開(kāi)關(guān)電容器或變抗器在一個(gè)或多個(gè)離散步驟中增大或減小振蕩器的振蕩頻率。圖4示出說(shuō)明根據(jù)本發(fā)明另一個(gè)實(shí)施例的延遲級(jí)的方框圖。用附圖標(biāo)記40表示圖4中的延遲級(jí)。不同于圖1-3D的示例性實(shí)施例，圖4中所示的延遲級(jí)40除了互補(bǔ)輸入端11、12、互補(bǔ)輸出端13、14和兩個(gè)電源端15、16之外還包括總共四個(gè)控制端411-412。這些控制端41W-41Z中的每一個(gè)被用來(lái)接收一個(gè)控制信號(hào)CTLW-CTLZ。圖5示出根據(jù)圖4的實(shí)施例的單個(gè)延遲級(jí)的詳細(xì)電路布置。延遲級(jí)40包括總共四個(gè)分支20A和四個(gè)互補(bǔ)分支20B以形成四對(duì)分支。這些分支20A和互補(bǔ)分支20B中的每一個(gè)如圖2和3A中所示那樣被構(gòu)造。因此，分支20A、20B中的每一個(gè)包括一個(gè)反相器21A、21B。分支20A的所有反相器被連接到公共輸入端11。這些反相器21A的抽頭24A被彼此縮短并被連接到公共輸出端14。因此，這些反相器21A以及還有延遲級(jí)40的一側(cè)上的相應(yīng)分支20A相對(duì)于輸入端11和輸出端14以及還相對(duì)于電源端15、16被彼此并聯(lián)布置。
而且，互補(bǔ)分支20B內(nèi)的反相器21B相對(duì)于輸入端12和輸出端13被彼此并聯(lián)布置。
圖5中的延遲級(jí)40通常(但不是一定)包括一個(gè)單獨(dú)的正反饋電路25，其被布置在延遲級(jí)40的左側(cè)上的四個(gè)分支20A與右側(cè)上的四個(gè)互補(bǔ)分支20B之間。因此，將該單獨(dú)的正反饋電路25分配給所有對(duì)的分支。
在延遲級(jí)40內(nèi)，在每一種情況下，一個(gè)分支20A和一個(gè)互補(bǔ)分支20B形成一對(duì)分支。這意味著，圖5中的延遲級(jí)40包括總共四對(duì)分支，其中這些對(duì)分支的每一對(duì)在控制側(cè)被連接到控制端41W-41Z之一。使用這些控制端41W-41Z中的每一個(gè)接收控制信號(hào) CTLff-CTLZ0這些控制信號(hào)CTLW-CTLZ通常(但不是一定)是數(shù)字邏輯信號(hào)。這些邏輯信號(hào)包括第一電壓電平(例如低電平)和第二電壓電平(例如高電平)。將這些電壓電平提供給相應(yīng)對(duì)的分支20A、20B內(nèi)的晶體管30A、31A、30B、31B的控制端。利用這些控制信號(hào)CTLW-CTLZ， 可以將相應(yīng)對(duì)的分支內(nèi)的晶體管30A、30B、31A、31B接通或切斷。因此，通過(guò)相應(yīng)的控制信號(hào)CTLW-CTLZ有可能激活或停用不同對(duì)的分支。
通過(guò)在一個(gè)延遲級(jí)40內(nèi)提供四對(duì)不同的分支，有可能激活和停用任意數(shù)量對(duì)的分支。例如，通過(guò)施加適當(dāng)?shù)目刂菩盘?hào)CTLW-CTLZ，有可能激活所有的這些對(duì)分支，結(jié)果所有的分支20A被彼此并聯(lián)布置，并且所有的互補(bǔ)分支20B也被彼此并聯(lián)布置。而且，還有可能僅僅選擇三對(duì)、兩對(duì)或僅僅一對(duì)分支，然后彼此并聯(lián)連接它們。另外，還有可能斷開(kāi)并且因此停用所有對(duì)分支。通過(guò)提供合適的控制信號(hào)CTLW-CTLZ來(lái)連接和激活任意數(shù)量對(duì)的分支，有可能以所期望的方式調(diào)整延遲級(jí)的振蕩頻率。
圖6示出說(shuō)明根據(jù)本發(fā)明的實(shí)施例的環(huán)形振蕩器的方框圖。
環(huán)形振蕩器是具有許多差不多相同并且非常簡(jiǎn)單的反相(延遲)級(jí)的半導(dǎo)體電路， 這些反相(延遲)級(jí)被彼此串聯(lián)連接，其中每一級(jí)的輸出被耦合到下一級(jí)的輸入，并且最后一級(jí)的輸出被耦合到第一級(jí)的輸入。環(huán)形振蕩器的這些延遲級(jí)的每個(gè)包括具有一對(duì)串聯(lián)連接的互補(bǔ)晶體管的反相器，所述晶體管在CMOS技術(shù)中是金屬氧化物半導(dǎo)體(MOS)晶體管。當(dāng)將低邏輯電平(低，“O”)施加到其輸入端時(shí)，該晶體管的輸出切換到高邏輯電平(高， “1”)，并且當(dāng)將高邏輯電平施加到其輸入端時(shí)，該晶體管的輸出切換到低邏輯電平。通過(guò)圍繞環(huán)形振蕩器的環(huán)從一個(gè)延遲級(jí)到另一個(gè)延遲級(jí)的低到高和高到低的切換事件的進(jìn)展速度以及延遲級(jí)的數(shù)量來(lái)確定這種類型的振蕩器的操作頻率。
關(guān)于圖6中的實(shí)施例，用附圖標(biāo)記60表示環(huán)形振蕩器。環(huán)形振蕩器60包括兩個(gè)延遲級(jí)40’、40〃，而第二個(gè)延遲級(jí)40〃被布置在第一個(gè)延遲級(jí)40’的下游，使得第一延遲級(jí) 40’的輸出端被連接到第二延遲級(jí)40〃的輸入端，并且第二延遲級(jí)40〃的輸出端通過(guò)反饋線65、66被耦合到第一延遲級(jí)40’的輸入端。兩個(gè)延遲級(jí)40’、40〃使用相同的電源電壓 Vl=VDD-VSS。
通常但不是一定,延遲級(jí)40’、40〃是相同的，并且對(duì)應(yīng)于例如圖5所示的延遲級(jí)40 的電路布置。這意味著兩個(gè)延遲級(jí)40’、40〃被連接到公共控制端41W-41Z以接收控制信號(hào)CTLW-CTLZ。然而，對(duì)于兩個(gè)延遲級(jí)40’、40〃還有可能使用不同的電路布置。但是，關(guān)于在制造這種環(huán)形振蕩器60期間的技術(shù)方面，對(duì)于兩個(gè)(或更多個(gè))延遲級(jí)40’、40〃來(lái)說(shuō)相當(dāng)有用的是使用差不多相同或者至少類似的電路布置。環(huán)形振蕩器60包括四個(gè)輸出端61-64。在第一輸出端61,提供第一輸出信號(hào)ΡΗ_0。在第二輸出端62,提供第二輸出信號(hào)PH_180,其關(guān)于在第一輸出端61的第一輸出信號(hào)ΡΗ_0被移相180度。這些輸出端61、62被連接到第一延遲級(jí)40’的輸出端。在環(huán)形振蕩器60的第三輸出端63,提供輸出信號(hào)PH_90,其關(guān)于第一輸出端61的第一輸出信號(hào)ΡΗ_0被移相90度。在第四輸出端64,提供第四輸出信號(hào)PH_270,其一方面關(guān)于第三輸出端63的第三輸出信號(hào)PH_90被移相180度,并且其關(guān)于在第一輸出端61的第一輸出信號(hào)ΡΗ_0被移相270度。第三和第四輸出端62、64被連接到第二延遲級(jí)40〃的輸出端。利用這四個(gè)輸出信號(hào)PH_0、PH_90、PH_180、PH_270，有可能產(chǎn)生基本上具有四個(gè)不
同頻率的輸出信號(hào)。圖7示出說(shuō)明根據(jù)本發(fā)明另一個(gè)實(shí)施例的環(huán)形振蕩器的方框圖。除了圖6的環(huán)形振蕩器之外，圖7的環(huán)形振蕩器60還包括電源電壓調(diào)諧電路70，用于通過(guò)調(diào)諧控制信號(hào)SI調(diào)諧第一或第二電源電位VDD、VSS中的至少一個(gè)。進(jìn)一步提供啟動(dòng)調(diào)諧電路71，以通過(guò)另一調(diào)諧控制信號(hào)S2將環(huán)形振蕩器60調(diào)諧到它的最大振蕩頻率。環(huán)形振蕩器60還包括至少一個(gè)分頻器72。該分頻器相對(duì)于第二延遲級(jí)(圖7中未示出)的輸出端被布置成串聯(lián)連接。分頻器72被設(shè)計(jì)成以環(huán)形振蕩器60的最高的可能頻率fmax 來(lái)操作。另外或者可選地，分頻器72被設(shè)計(jì)成以環(huán)形振蕩器60的最高的實(shí)際編程頻率來(lái)操作。圖8示出說(shuō)明根據(jù)本發(fā)明一個(gè)實(shí)施例的PLL電路的方框圖。在圖8中，用附圖標(biāo)記80表示PLL電路。PLL電路80包括接收參考信號(hào)REF的第一輸入端81和接收輸入信號(hào)IN的第二輸入端82。PLL電路80還包括提供輸出信號(hào)OUT的輸出端83。輸出端83通過(guò)反饋線84被耦合到第二輸入端82，以便將輸出信號(hào)OUT反饋到輸入端82。在圖8的實(shí)施例中，在反饋線84內(nèi)布置分頻器85。分頻器85包括分頻因子N，該分頻因子N被用來(lái)對(duì)輸出信號(hào)OUT進(jìn)行分頻并且提供分頻后的輸出信號(hào)OUT’。該分頻后的輸出信號(hào)OUT’然后形成輸入信號(hào)IN。PLL電路80還包括相位檢測(cè)器86、環(huán)路濾波器87和振蕩器60，它們被一個(gè)接一個(gè)地布置,并且被布置在兩個(gè)輸入端81、82和輸出端83之間。相位檢測(cè)器86被設(shè)計(jì)成對(duì)參考信號(hào)REF和輸入信號(hào)IN進(jìn)行互相比較，并且提供相位差信號(hào)XI，該相位差信號(hào)Xl指示接收到的輸入信號(hào)IN和參考信號(hào)REF之間的相位差。環(huán)路濾波器87被設(shè)計(jì)成對(duì)相位差信號(hào)Xl進(jìn)行濾波并且提供濾波后的相位差電壓信號(hào)X2。然后將該濾波后的相位差電壓信號(hào)X2轉(zhuǎn)發(fā)給振蕩器60。環(huán)路濾波器通常(但不是一定)是數(shù)字環(huán)路濾波器87。圖8的實(shí)施例中的振蕩器60是壓控振蕩器60(VC0)，其通過(guò)電壓信號(hào)X2來(lái)控制，并且被用來(lái)產(chǎn)生具有預(yù)定義頻率范圍的輸出信號(hào)OUT。然后壓控振蕩器60根據(jù)控制信號(hào)CTLff-CTLZ產(chǎn)生周期性振蕩信號(hào)，該振蕩信號(hào)然后形成輸出信號(hào)OUT。
在當(dāng)前的實(shí)施例中，壓控振蕩器60的電路布置是環(huán)形振蕩器60，并且對(duì)應(yīng)于圖6、 圖7所示的環(huán)形振蕩器的電路布置。因此，根據(jù)本發(fā)明的一個(gè)實(shí)施例，振蕩器60被設(shè)計(jì)成提供具有可設(shè)定頻率范圍的輸出信號(hào)OUT。為了定義輸出信號(hào)OUT的所期望的頻率，振蕩器 60包括通過(guò)控制電路88接收不同控制信號(hào)CTLW-CTLZ的控制端41W-41Z。利用這個(gè)環(huán)形振蕩器60，有可能提供非常寬范圍頻率的輸出信號(hào)。然而，該輸出信號(hào)的頻率變化不依賴于或者幾乎不依賴于工藝變化、溫度變化和電源電壓的變化。
盡管上面已經(jīng)描述了本發(fā)明的示例性實(shí)施例，但是本發(fā)明不限于此，而是可以以寬變化來(lái)修改。
本領(lǐng)域技術(shù)人員將會(huì)理解，在不脫離本發(fā)明的真實(shí)范圍的情況下，可以進(jìn)行尤其在電路中的各種變化和修改，并且可以用等同物來(lái)代替其元件。另外，在不脫離其中心范圍的情況下，可以進(jìn)行許多修改以使特定情形或材料適合于本發(fā)明的教導(dǎo)。
此外，盡管已經(jīng)主要結(jié)合CMOS技術(shù)討論了本發(fā)明的各實(shí)施例，但是應(yīng)當(dāng)理解，本發(fā)明的原理還適用于其它技術(shù)，例如JFET、雙極技術(shù)等等。而且，所述實(shí)施例的延遲級(jí)和環(huán)形振蕩器的晶體管可以不必是MOSFET型晶體管，而還可以是JFET、雙極晶體管、IGBT等等。
而且，所給出的數(shù)值數(shù)據(jù)僅僅是為了更好地理解而被給出，然而，它們不打算將本發(fā)明局限于此。
在延遲單元或環(huán)形振蕩器的上述實(shí)施例中，圖5-8中的延遲單元包括四對(duì)分支， 其中它們中的每一對(duì)都包括一對(duì)反相器。然而，互補(bǔ)分支對(duì)的數(shù)量不限于四對(duì)，而是還可以是兩對(duì)、三對(duì)或大于四對(duì)。而且，環(huán)形振蕩器也不限于僅僅兩個(gè)延遲級(jí)，而是還可以包括大于兩個(gè)的延遲級(jí)，例如四個(gè)、六個(gè)或任何數(shù)量(偶數(shù))的延遲級(jí)。
而且，上面的實(shí)施例關(guān)于延遲級(jí)和相應(yīng)環(huán)形振蕩器的差分結(jié)構(gòu)被描述。然而，還有可能并且是在本申請(qǐng)的實(shí)際范圍內(nèi)的是，提供沒(méi)有這種差分結(jié)構(gòu)的延遲級(jí)。在這種情況下不必提供互補(bǔ)分支對(duì)。在這種情況下，均具有反相器和兩個(gè)開(kāi)關(guān)晶體管的單個(gè)分支足以并聯(lián)連接所期望數(shù)量的分支，以便提供所期望的輸出頻率。
附圖標(biāo)記列表10延遲級(jí)11、12輸入端13,14輸出端15、16電源端17控制端20A.20B分支21A、21B反相器22A、22B反相器的PMOS晶體管23A、23B反相器的NMOS晶體管24A、24B抽頭25正反饋電路26A、26B正反饋電路的NMOS晶體管27開(kāi)關(guān)裝置27’、27"開(kāi)關(guān)裝置的部分
30A、30B開(kāi)關(guān)裝置的NMOS晶體管
31A、31B開(kāi)關(guān)裝置的PMOS晶體管
32反相器
33開(kāi)關(guān)電容器裝置
34電容器
35開(kāi)關(guān)36、37晶體管40、40’、40〃延遲級(jí)41W-41Z控制端
60環(huán)形振蕩器
61-64輸出端
65,66反饋線
70電源電壓調(diào)諧電路
71啟動(dòng)調(diào)諧電路
72分頻器80PLL電路81,82輸入端
83輸出端
84反饋線
85分頻器
86相位檢測(cè)器
87環(huán)路濾波器
88控制電路BB控制信號(hào)CTL、CTL’控制信號(hào)CTLff-CTLZ控制信號(hào)
IN輸入信號(hào)
IN_P、IN_N(互補(bǔ))輸入信號(hào)
OUT輸出信號(hào)
OUT’分頻后的輸出信號(hào)
0UT_P、0UT_N (互補(bǔ))輸出信號(hào)
PH_0-PH_270輸出信號(hào)(具有不同的相位)
REF參考信號(hào)
Vl電源電壓
VDD、VSS電源電位
Xl相位差信號(hào)
X2濾波后的相位差電壓信號(hào)。
權(quán)利要求
1.一種環(huán)形振蕩器電路，包括 第一差分延遲級(jí)；以及 耦合到第一延遲級(jí)的至少一個(gè)第二差分延遲級(jí)， 其中所述第一和第二差分延遲級(jí)中的至少一個(gè)包括下述 至少一個(gè)第一和第二差分延遲分支，其每一個(gè)包括第一和第二分支， 至少一個(gè)可控開(kāi)關(guān)裝置，為了將預(yù)定義數(shù)量的差分延遲分支連接到電源電壓，其包括第一和第二電源電位， 正反饋電路，其被布置在所述第一和第二分支之間，并且其為每個(gè)分支提供正反饋信號(hào)，其中所述正反饋電路包括兩個(gè)晶體管，所述兩個(gè)晶體管關(guān)于它們的控制端和輸出端彼此交叉耦合， 其中所述環(huán)形振蕩器電路包括電源電壓調(diào)諧電路，以便調(diào)諧所述第一或第二電源電位。
2.如權(quán)利要求I所述的環(huán)形振蕩器電路，其中所述延遲級(jí)的所述至少一個(gè)可控開(kāi)關(guān)裝置被設(shè)計(jì)成將預(yù)定義數(shù)量的延遲分支彼此并聯(lián)連接，以便根據(jù)并聯(lián)連接的延遲分支的數(shù)量來(lái)提供不同的頻率范圍。
3.如權(quán)利要求2所述的環(huán)形振蕩器電路，其中所述延遲級(jí)還包括用于提供相應(yīng)輸出信號(hào)的至少一個(gè)輸出端，所述相應(yīng)輸出信號(hào)包括由所述可控開(kāi)關(guān)裝置所設(shè)定的輸出頻率。
4.如權(quán)利要求2所述的環(huán)形振蕩器電路，其中所述延遲級(jí)的所述開(kāi)關(guān)裝置包括可控開(kāi)關(guān)，用于將延遲分支彼此并聯(lián)連接。
5.如權(quán)利要求I所述的環(huán)形振蕩器電路，其中所述延遲級(jí)還包括至少一個(gè)控制端，以便接收至少一個(gè)控制信號(hào)，其中所述至少一個(gè)控制端被連接到所述可控開(kāi)關(guān)裝置的相應(yīng)控制端。
6.如權(quán)利要求I所述的環(huán)形振蕩器電路，其中所述延遲級(jí)還包括接收輸入信號(hào)的輸入端。
7.如權(quán)利要求I所述的環(huán)形振蕩器電路，其中所述延遲級(jí)還包括接收第一電源電位的第一電源端和接收第二電源電位的第二電源端，其中所述第二電源電位低于所述第一電源電位。
8.如權(quán)利要求7所述的環(huán)形振蕩器電路，其中所述第一電源電位是正電源電位，以及所述第二電源電位是負(fù)電源電位。
9.如權(quán)利要求7或8所述的環(huán)形振蕩器電路，其中所述延遲分支中的分支能夠通過(guò)第一可控開(kāi)關(guān)連接到第一電源端，并且這些分支還能夠通過(guò)第二可控開(kāi)關(guān)連接到第二電源端，其中當(dāng)所述第一和第二可控開(kāi)關(guān)被切斷時(shí)，相應(yīng)分支從所述電源電壓斷開(kāi)，并且當(dāng)所述第一和第二可控開(kāi)關(guān)被接通時(shí)，所述分支被連接到所述電源電壓。
10.如權(quán)利要求9所述的環(huán)形振蕩器電路，其中所述第一和第二可控開(kāi)關(guān)被形成為半導(dǎo)體開(kāi)關(guān)。
11.如權(quán)利要求9所述的環(huán)形振蕩器電路，其中所述第一和第二可控開(kāi)關(guān)被形成為基于CMOS的晶體管。
12.如權(quán)利要求9所述的環(huán)形振蕩器電路，其中所述第一和第二可控開(kāi)關(guān)是數(shù)字開(kāi)關(guān)，所述數(shù)字開(kāi)關(guān)被設(shè)計(jì)成通過(guò)向它們的控制端施加數(shù)字控制信號(hào)來(lái)數(shù)字地連接或斷開(kāi)相應(yīng)的分支。
13.如在前權(quán)利要求之一所述的環(huán)形振蕩器電路，其中每一個(gè)分支包括至少一個(gè)反相器。
14.如權(quán)利要求13所述的環(huán)形振蕩器電路，其中所述反相器被連接到輸入端，以便接收輸入信號(hào)，其中所述反相器通過(guò)所述開(kāi)關(guān)裝置被連接到所述電源電壓，并且其中所述反相器被連接到提供輸出信號(hào)的輸出端。
15.如權(quán)利要求13所述的環(huán)形振蕩器電路，其中所有的反相器被連接到公共輸入端和公共輸出端。
16.如權(quán)利要求13所述的環(huán)形振蕩器電路，其中每一個(gè)反相器包括低輸出阻抗，并且其中每一個(gè)反相器被設(shè)計(jì)成加載和卸載能夠連接到延遲級(jí)的輸出端的下游的另一延遲級(jí)的電容負(fù)載。
17.如權(quán)利要求I所述的環(huán)形振蕩器電路，其中所述延遲級(jí)包括兩個(gè)互補(bǔ)輸入端，以便接收互補(bǔ)輸入信號(hào)；以及兩個(gè)互補(bǔ)輸出端，以便提供互補(bǔ)輸出信號(hào)。
18.如權(quán)利要求I所述的環(huán)形振蕩器電路，還包括振蕩器輸出端，用于提供具有由所述第一和第二延遲級(jí)所設(shè)定的振蕩器頻率的振蕩器輸出信號(hào)。
19.如權(quán)利要求I所述的環(huán)形振蕩器電路，其中每一個(gè)延遲級(jí)包括至少一個(gè)輸入端和至少一個(gè)輸出端，其中所述第二延遲級(jí)的輸出端被連接到所述第一延遲級(jí)的輸入端，并且其中所述第二延遲級(jí)的輸入端被連接到所述第一延遲級(jí)的輸出端。
20.如權(quán)利要求I所述的環(huán)形振蕩器電路，還包括啟動(dòng)調(diào)諧電路，以便將環(huán)形振蕩器調(diào)諧到最大振蕩頻率。
21.如權(quán)利要求I所述的環(huán)形振蕩器電路，還包括至少一個(gè)分頻器，所述分頻器被布置成相對(duì)于所述第二延遲級(jí)的輸出端串聯(lián)連接。
22.如權(quán)利要求21所述的環(huán)形振蕩器電路，其中所述分頻器被設(shè)計(jì)成以環(huán)形振蕩器的最高的可能頻率來(lái)操作。
23.如權(quán)利要求21所述的環(huán)形振蕩器電路，其中所述分頻器被設(shè)計(jì)成以環(huán)形振蕩器的最高的實(shí)際編程頻率來(lái)操作。
24.如權(quán)利要求I所述的環(huán)形振蕩器電路，其中環(huán)形振蕩器被形成為壓控振蕩器。
25.—種PLL電路，包括如權(quán)利要求I至24之一所述的環(huán)形振蕩器電路。
26.如權(quán)利要求25所述的PLL電路,還包括第一輸入端，以便接收輸入信號(hào)；輸出端，以便提供輸出信號(hào)；以及第二輸入端，以便接收從所述輸出信號(hào)得到的第二輸入信號(hào)。
27.如權(quán)利要求26所述的PLL電路，還包括相位檢測(cè)器和環(huán)路濾波器，其中所述相位檢測(cè)器、所述環(huán)路濾波器和環(huán)形振蕩器被一個(gè)接一個(gè)地布置，并且被布置在所述輸入端和所述輸出端之間。
28.如權(quán)利要求27所述的PLL電路，其中所述相位檢測(cè)器被形成為相位頻率檢測(cè)器。
29.如權(quán)利要求27所述的PLL電路，其中所述相位檢測(cè)器被設(shè)計(jì)成產(chǎn)生相位差信號(hào)，所述相位差信號(hào)指示所述第一和第二輸入信號(hào)之間的相位差。
30.如權(quán)利要求27所述的PLL電路，其中所述環(huán)路濾波器被形成為數(shù)字環(huán)路濾波器。
31.如權(quán)利要求29所述的PLL電路，其中所述環(huán)路濾波器包括低通濾波器，以便對(duì)所述相位差信號(hào)進(jìn)行濾波并且提供濾波后的相位差電壓信號(hào)。
32.如權(quán)利要求31所述的PLL電路，其中環(huán)形振蕩器由所述濾波后的相位差電壓信號(hào)來(lái)控制，然后環(huán)形振蕩器產(chǎn)生所述PLL電路的輸出信號(hào)，其中所述輸出信號(hào)具有預(yù)定義的頻率范圍。
全文摘要
本發(fā)明公開(kāi)了延遲級(jí)、環(huán)形振蕩器、PLL電路和方法。一種用于半導(dǎo)體器件的延遲級(jí)包括至少一個(gè)延遲分支和至少一個(gè)可控開(kāi)關(guān)裝置，所述至少一個(gè)可控開(kāi)關(guān)裝置將預(yù)定義數(shù)量的所述至少一個(gè)延遲分支連接到電源電壓。
文檔編號(hào)H03L7/085GK102983862SQ20121052174
公開(kāi)日2013年3月20日 申請(qǐng)日期2007年10月29日 優(yōu)先權(quán)日2006年10月27日
發(fā)明者E.塞勒 申請(qǐng)人:英飛凌科技股份公司