狀態(tài)保持電源門控單元的制作方法
【專利摘要】一種狀態(tài)保持電源門控SRPG單元包括具有輸入和輸出的輸入控制電路，該輸入控制電路的輸入耦接至輸入信號(hào)。該輸入控制電路包括被配置為第一反相器傳輸門的多個(gè)晶體管。該多個(gè)晶體管還串聯(lián)連接由電源門控信號(hào)控制的至少一個(gè)晶體管。第一鎖存器具有輸入和輸出，該第一鎖存器的輸入耦接至該輸入控制電路的輸出。傳輸門具有耦接至該第一鎖存器的輸出的輸入和作為SRPG單元的輸出的輸出。第二鎖存器具有耦接至該傳輸門的輸出的輸入和也作為SRPG單元的輸出的輸出。第二反相器傳輸門具有耦接至該第二鎖存器的輸出的輸入。
【專利說明】狀態(tài)保持電源門控單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及集成電路，更特別地，涉及集成電路中使用的狀態(tài)保特電源門控(SRPG)單元。
【背景技術(shù)】
[0002]由于例如便攜式和手持式設(shè)備的廣泛使用，較低功耗在集成電路數(shù)據(jù)處理系統(tǒng)中變得更加重要。手持式設(shè)備中的大多數(shù)電路在大部分時(shí)間內(nèi)一般處于關(guān)斷狀態(tài)(例如，處于空閑或深度睡眠模式)，僅消耗泄漏功率。由于晶體管泄漏電流隨著更精細(xì)幾何構(gòu)型的制造工藝而增大，所以采用傳統(tǒng)的功率減小技術(shù)來滿足芯片泄漏目標(biāo)變得更加困難。因此，對(duì)于延長蓄電池壽命而言，減小泄漏電流正成為越來越重要的因素。
[0003]一種已經(jīng)被用來減小泄漏電流的方法是在例如設(shè)備處于低功率或睡眠模式時(shí)“電源門控”或者切斷集成電路的不被需要的某些塊(block)的電源。但是，這樣做時(shí)，如果在斷電模式期間沒有提供裝置來保持狀態(tài)，則電路的狀態(tài)將會(huì)丟失。因此，提供SRPG單元，其具有至少一個(gè)單獨(dú)的鎖存器(latch)以在斷電模式期間保持單元的邏輯狀態(tài)。
[0004]在低功耗設(shè)計(jì)中，有兩種典型的SRPG單元:時(shí)鐘狀態(tài)無關(guān)(CSI) SRPG單元和非CSISRPG單元。相比CSI SRPG單元，非CSI SRPG單元尺寸更小且功耗更低，但是具有特定的時(shí)鐘狀態(tài)要求。對(duì)于上升沿觸發(fā)的非CSI SRPG單元，在電源門控信號(hào)的斷言/解除斷言期間時(shí)鐘需要保持為低，而對(duì)于下降沿觸發(fā)的非CSI SRPG單元，在電源門控信號(hào)的斷言/解除斷言期間時(shí)鐘需要保持為高。
[0005]因此，在現(xiàn)有設(shè)計(jì)中，僅有符合上述非CSI SRPG時(shí)鐘狀態(tài)要求的觸發(fā)器被用非CSISRPG單元替代。其余的必須用CSI SRPG單元替代，CSI SRPG單元尺寸大且功耗更高。
[0006]因此，期望對(duì)SRPG單元進(jìn)行改進(jìn)以解決上述問題。

【發(fā)明內(nèi)容】

[0007]示范性實(shí)施例提供一種時(shí)鐘狀態(tài)無關(guān)CSI狀態(tài)保持電源門控SRPG單元,包括:接收輸入信號(hào)的輸入控制電路，其中該輸入控制電路包括被配置為第一反相器傳輸門的多個(gè)晶體管以及與該多個(gè)晶體管串聯(lián)連接的由至少一個(gè)電源門控信號(hào)控制的至少一個(gè)晶體管；第一鎖存器，具有耦接至該輸入控制電路的輸出的輸入；傳輸門，具有耦接至該第一鎖存器的輸出的輸入，其中該傳輸門的輸出包括該SRPG單元的至少一個(gè)輸出；第二鎖存器，具有耦接至該傳輸門的該輸出的輸入，其中該第二鎖存器的輸出包括該SRPG單元的至少一個(gè)輸出；以及第二反相器傳輸門，具有耦接至該第二鎖存器的該輸出的輸入和耦接至該第一鎖存器的輸出。
[0008]示范性實(shí)施例還提供一種非時(shí)鐘狀態(tài)無關(guān)CSI狀態(tài)保持電源門控SRPG單元,包括:接收輸入信號(hào)的輸入控制電路，其中該輸入控制電路是由時(shí)鐘信號(hào)控制的第一傳輸門；第一鎖存器，具有耦接至該輸入控制電路的輸出的輸入；第二傳輸門，具有耦接至該第一鎖存器的輸出的輸入，其中該第二傳輸門的輸出包括該SRPG單元的至少一個(gè)輸出；第二鎖存器，具有耦接至該第二傳輸門的該輸出的輸入，其中該第二鎖存器的輸出包括該SRPG單元的至少一個(gè)輸出；以及反相器傳輸門(20)，具有耦接至該第二鎖存器的該輸出的輸入和耦接至該第一鎖存器的輸入的輸出。
[0009]示范性實(shí)施例還提供一種控制狀態(tài)保持電源門控SRPG單元的方法，包括:僅用時(shí)鐘信號(hào)來控制輸入控制電路，其中該輸入控制電路接收輸入信號(hào)且其中該輸入控制電路為第一傳輸門；使用控制信號(hào)來控制第一鎖存器，其中該第一鎖存器具有耦接至該輸入控制電路的輸出的輸入；使用該控制信號(hào)來控制第二傳輸門，其中該第二傳輸門具有耦接至該第一鎖存器的輸出的輸入和包括該SRPG單元的至少一個(gè)輸出的輸出；使用該控制信號(hào)來控制第二鎖存器，其中該第二鎖存器具有耦接至該第二傳輸門的該輸出的輸入和包括該SRPG單元的至少一個(gè)輸出的輸出；以及使用電源門控信號(hào)來控制反相器傳輸門，其中該反相器傳輸門具有I禹接至該第二鎖存器的該輸出的輸入和I禹接至該第一鎖存器的該輸入的輸出。
[0010]在一示例中，對(duì)于上升沿時(shí)鐘觸發(fā)的非CSI SRPG單元，該時(shí)鐘信號(hào)在該電源門控信號(hào)的斷言/解除斷言期間保持為高，并且該輸入控制電路被禁用。
[0011]在一示例中，對(duì)于下降沿時(shí)鐘觸發(fā)的非CSI SRPG單元，該時(shí)鐘信號(hào)在該電源門控信號(hào)的斷言/解除斷言期間保持為低，并且該輸入控制電路被禁用。
[0012]在一示例中，該控制信號(hào)通過對(duì)該時(shí)鐘信號(hào)和該電源門控信號(hào)進(jìn)行邏輯與操作而獲得。
【專利附圖】

【附圖說明】
[0013]下面對(duì)本發(fā)明的優(yōu)選實(shí)施例的詳細(xì)描述在結(jié)合附圖閱讀時(shí)將獲得更好的理解。附圖以示范而非限制的方式示出本發(fā)明，圖中相似的附圖標(biāo)記指示相似的元件。
[0014]圖1是根據(jù)本發(fā)明一實(shí)施例的SRPG單元的示意性電路圖；
[0015]圖2是根據(jù)本發(fā)明另一實(shí)施例的SRPG單元的示意性電路圖；
[0016]圖3是根據(jù)本發(fā)明一實(shí)施例的上升沿時(shí)鐘觸發(fā)非CSI SRPG單元的示意性電路圖；
[0017]圖4是根據(jù)本發(fā)明一實(shí)施例的下降沿時(shí)鐘觸發(fā)非CSI SRPG單元的示意性電路圖；以及
[0018]圖5是圖3的非CSI SRPG單元的各種信號(hào)的時(shí)序圖。
【具體實(shí)施方式】
[0019]對(duì)附圖的詳細(xì)說明旨在作為對(duì)本發(fā)明的當(dāng)前優(yōu)選實(shí)施例的說明，而不代表可以實(shí)施本發(fā)明的唯一形式。應(yīng)當(dāng)理解，通過不同實(shí)施例也可以實(shí)現(xiàn)相同或等效的功能，這些實(shí)施例旨在被包含在本發(fā)明的思想和范圍內(nèi)。
[0020]考慮到現(xiàn)有非CSI SRPG單元和CSI SRPG單元的缺點(diǎn)，需要能夠?qū)苄久娣e和功耗進(jìn)行優(yōu)化的新型SRPG單元。本發(fā)明的實(shí)施例創(chuàng)建了這種SRPG單元，其包括新型CSI SRPG單元和新型非CSI (CSD,時(shí)鐘狀態(tài)相關(guān))SRPG單元。根據(jù)本發(fā)明實(shí)施例的SRPG單元能夠節(jié)約管芯面積和功耗。根據(jù)本發(fā)明實(shí)施例的非CSI SRPG單元適用于上升沿時(shí)鐘觸發(fā)CSI SRPG單元，同時(shí)時(shí)鐘在電源門控信號(hào)的斷言/解除斷言期間保持為高；以及下降沿時(shí)鐘觸發(fā)非CSISRPG單元，同時(shí)時(shí)鐘在電源門控信號(hào)的斷言/解除斷言期間保持為低。[0021]在一實(shí)施例中,本發(fā)明提供一種CSI SRPG單兀,具有輸入控制電路、第一鎖存器、傳輸門、第二鎖存器和第二反相器傳輸門。輸入控制電路具有輸入和輸出，輸入I禹接至輸入信號(hào)，并且輸入控制電路包括被配置為第一反相器傳輸門的多個(gè)晶體管。所述晶體管進(jìn)一步串聯(lián)連接由至少一個(gè)電源門控信號(hào)控制的至少一個(gè)晶體管。第一鎖存器具有輸入和輸出，輸入耦接至輸入控制電路的輸出。傳輸門具有耦接至第一鎖存器的輸出的輸入和作為SRPG單元的至少一個(gè)輸出的輸出。第二鎖存器具有耦接至傳輸門的輸出的輸入和作為SRPG單元的至少一個(gè)輸出的輸出。第二反相器傳輸門具有耦接至第二鎖存器的輸出的輸入。
[0022]在另一實(shí)施例中，第一反相器傳輸門由通過時(shí)鐘信號(hào)和至少一個(gè)電源門控信號(hào)的邏輯操作獲得的至少一個(gè)控制信號(hào)進(jìn)行控制。輸入控制電路包括第一至第三P溝道晶體管以及第一至第三N溝道晶體管。P溝道和N溝道晶體管串聯(lián)連接。第一P溝道晶體管的柵極耦接為接收第一控制信號(hào)，第一 N溝道晶體管的柵極耦接為接收與第一控制信號(hào)互補(bǔ)的第二控制信號(hào)。第三P溝道晶體管的柵極耦接為接收第一電源門控信號(hào)，第三N溝道晶體管的柵極耦接為接收與第一電源門控信號(hào)互補(bǔ)的第二電源門控信號(hào)；第二 P溝道晶體管的柵極耦接為接收輸入信號(hào)，第二 N溝道晶體管的柵極耦接為接收輸入信號(hào)。第一控制信號(hào)通過對(duì)時(shí)鐘信號(hào)和第二電源門控信號(hào)進(jìn)行邏輯與操作而獲得。
[0023]根據(jù)本發(fā)明另一實(shí)施例，輸入控制電路包括第一 P溝道晶體管、第二 P溝道晶體管、第一 N溝道晶體管、第二 N溝道晶體管、以及第三N溝道晶體管。第二 P溝道晶體管、第一 P溝道晶體管、第一 N溝道晶體管、第二 N溝道晶體管和第三N溝道晶體管順序串聯(lián)連接。第一 P溝道晶體管的柵極耦接為接收第一控制信號(hào)，第一 N溝道晶體管的柵極耦接為接收第二控制信號(hào)，第二控制信號(hào)與第一控制信號(hào)互補(bǔ)。第三N溝道晶體管的柵極耦接為接收第二電源門控信號(hào)。第二 P溝道晶體管的柵極耦接為接收輸入信號(hào)，第二 N溝道晶體管的柵極耦接為接收輸入信號(hào)。
[0024]本發(fā)明一實(shí)施例提供一種SRPG單兀,包括輸入控制電路、第一鎖存器、第二鎖存器、第二傳輸門和反相器傳輸門。輸入控制電路具有輸入和輸出，其輸入I禹接至輸入信號(hào)，并且輸入控制電路是僅由時(shí)鐘信號(hào)控制的第一傳輸門。第一鎖存器具有輸入和輸出，其輸入耦接至輸入控制電路的輸出。第二傳輸門具有耦接至第一鎖存器的輸出的輸入和作為SRPG單元的至少一個(gè)輸出的輸出。第二鎖存器具有耦接至傳輸門的輸出的輸入和作為SRPG單元的至少一個(gè)輸出的輸出。反相器傳輸門具有耦合至第二鎖存器的輸出的輸入。
[0025]在本發(fā)明另一實(shí)施例中，對(duì)于上升沿時(shí)鐘觸發(fā)的非CSI SRPG單元，時(shí)鐘信號(hào)在電源門控信號(hào)的斷言/解除斷言期間保持為高，并且輸入控制電路被禁用。對(duì)于下降沿時(shí)鐘觸發(fā)的非CSI SRPG單元，時(shí)鐘信號(hào)在電源門控信號(hào)的斷言/解除斷言期間保持為低，并且輸入控制電路被禁用。
[0026]本發(fā)明一實(shí)施例還提供一種非CSI SRPG單元的控制方法，包括:僅使用時(shí)鐘信號(hào)來控制輸入控制電路，輸入控制電路具有輸入和輸出，其輸入耦接至輸入信號(hào)，其中輸入控制電路為第一傳輸門；利用控制信號(hào)來控制第一鎖存器，第一鎖存器具有輸入和輸出，其輸入耦接至輸入控制電路的輸出；利用控制信號(hào)來控制第二傳輸門，第二傳輸門具有耦接至第一鎖存器的輸出的輸入和作為非CSI SRPG單元的至少一個(gè)輸出的輸出；利用控制信號(hào)來控制第二鎖存器，第二鎖存器具有耦接至第二傳輸門的輸出的輸入和作為非CSI SRPG單兀的至少一個(gè)輸出的輸出；以及利用電源門控信號(hào)來控制反相器傳輸門，反相器傳輸門具有耦接至第二鎖存器的輸出的輸入。
[0027]本發(fā)明的SRPG單元的優(yōu)點(diǎn)是:可提供相同的功能，但是面積更小，功耗更低，時(shí)鐘負(fù)載減小，并且建立/保持時(shí)間裕度的變動(dòng)有所改進(jìn)。
[0028]上面相當(dāng)寬泛地概述了本發(fā)明的特征和技術(shù)優(yōu)點(diǎn)以便于能夠更好地理解下面對(duì)本發(fā)明的詳細(xì)描述。接下來將對(duì)本發(fā)明的其他特征和優(yōu)點(diǎn)進(jìn)行描述，這形成了本發(fā)明權(quán)利要求的主題。本領(lǐng)域技術(shù)人員應(yīng)理解，可以容易地使用所公開的概念和特定實(shí)施例作為基礎(chǔ)，進(jìn)行修改或設(shè)計(jì)其他結(jié)構(gòu)或工藝來實(shí)施與本發(fā)明相同的目的。本領(lǐng)域技術(shù)人員還應(yīng)認(rèn)識(shí)到，這種等效構(gòu)造并不背離所附權(quán)利要求闡述的本發(fā)明的思想和范圍。
[0029]現(xiàn)在參見圖1，示出根據(jù)本發(fā)明一實(shí)施例的SRPG單元10的示意性電路圖。SRPG單元10是改善的CSI SRPG單元，其由一對(duì)彼此邏輯互補(bǔ)的電源門控信號(hào)異步控制。CSI SRPG單兀10包括輸入控制電路12、第一鎖存器14、由第一控制信號(hào)“SW”控制的傳輸門16、第二鎖存器18、以及由第二電源門控信號(hào)“pgb”控制的第二反相器傳輸門20。在下文的描述中，跟隨在信號(hào)名稱后的“b”表示該信號(hào)與具有相同名稱但缺少“b”的信號(hào)邏輯互補(bǔ)。例如，第二控制信號(hào)“ swb”是第一控制信號(hào)“ sw”的邏輯互補(bǔ)。在本實(shí)施例中，第二控制信號(hào)“swb”或第二電源門控信號(hào)“pgb”在邏輯低時(shí)是有效的或被斷言，在邏輯高時(shí)是無效的或被解除斷言。相似地，第一控制信號(hào)“sw”或第一電源門控信號(hào)“pg”在邏輯高時(shí)是有效的或被斷言，而在邏輯低時(shí)是無效的或被解除斷言。
[0030]通過對(duì)時(shí)鐘信號(hào)和電源門控信號(hào)進(jìn)行邏輯操作獲得控制信號(hào)“sw”或“swb”。在本實(shí)施例中，例如，與門11接收時(shí)鐘信號(hào)“elk”和第二電源門控信號(hào)“pgb”并生成第一控制信號(hào)“sw”。與門11接收連續(xù)的電源電壓VDDC。第一電源門控信號(hào)“pg”是非門13的輸出，非門13接收第二電源門控信號(hào)“pgb”作為輸入。非門13接收可中斷電源電壓VDD。
[0031]輸入控制電路12具有用于接收輸入信號(hào)“Din”的輸入、以及用于提供耦接至第一鎖存器14的輸入的輸出，其還被指不為第一節(jié)點(diǎn)“Db”。在本實(shí)施例中，輸入控制電路12還包括多個(gè)P溝道晶體管40、42和44，以及多個(gè)N溝道晶體管46、48和50。P溝道晶體管40,42和44以及N溝道晶體管46、48和50串聯(lián)連接，其中第一 P溝道晶體管40、第二 P溝道晶體管42、第一 N溝道晶體管46和第二 N溝道晶體管48被配置為第一反相器傳輸門，其由至少一個(gè)控制信號(hào)進(jìn)行控制。
[0032]具體而言，第一 P溝道晶體管40具有耦接為接收第一控制信號(hào)“sw”的柵極、源極和耦接至第一節(jié)點(diǎn)“Db”的漏極。第二 P溝道晶體管42具有耦接為接收輸入信號(hào)“Din”的柵極、源極和耦接至第一 P溝道晶體管40的源極的漏極。第三P溝道晶體管44具有耦接為接收第一電源門控信號(hào)“pg”的柵極、耦接為接收可中斷電源電壓VDD的源極、以及耦接至第二 P溝道晶體管42的源極的漏極。
[0033]第一 N溝道晶體管46具有耦接為接收第二控制信號(hào)“swb”的柵極、源極和耦接至第一節(jié)點(diǎn)“Db”的漏極。第二 N溝道晶體管48具有耦接為接收輸入信號(hào)“Din”的柵極、源極和耦接至第一 N溝道晶體管46的源極的漏極。第三N溝道晶體管50具有耦接為接收第二電源門控信號(hào)“pgb”的柵極、耦接至電源電壓端子VSS的源極、以及耦接至第二 N溝道晶體管48的源極的漏極。
[0034]第一鎖存器14包括第一反相器24和由第一控制信號(hào)“sw”控制的第三反相器傳輸門26。第一反相器24和第三反相器傳輸門26均接收可中斷電源電壓VDD ;并具有耦接至第一節(jié)點(diǎn)“Db”的輸入。第一反相器24包括用于提供輸出信號(hào)給第二節(jié)點(diǎn)“nO”的輸出。第三反相器傳輸門26具有耦接至第二節(jié)點(diǎn)“nO”的輸入以及用于提供輸出信號(hào)給第一節(jié)點(diǎn)“Db”的輸出。當(dāng)?shù)谝豢刂菩盘?hào)“sw”為邏輯高時(shí),第三反相器傳輸門26被啟用(enabled)。
[0035]傳輸門16也接收可中斷電源電壓VDD，并具有耦接至第二節(jié)點(diǎn)“nO”的輸入和用于提供輸出給第三節(jié)點(diǎn)“Qb”的輸出。當(dāng)?shù)谝豢刂菩盘?hào)“sw “為邏輯高時(shí)，傳輸門16被啟用。
[0036]第二鎖存器18包括第二反相器28和由第一控制信號(hào)“sw”控制的第四反相器傳輸門30。與第一鎖存器14不同，第二反相器28和第四反相器傳輸門30均接收連續(xù)電源電壓VDDC。第二反相器28具有耦接至第三節(jié)點(diǎn)“Qb”的輸入、以及輸出。第四反相器傳輸門30具有耦接至第二反相器28的輸出的輸入、以及用于提供輸出信號(hào)給第三節(jié)點(diǎn)“Qb”的輸出。當(dāng)?shù)谝豢刂菩盘?hào)“sw”為邏輯低時(shí)，反相器傳輸門30被啟用。
[0037]第二反相器傳輸門20也接收可中斷電源電壓VDD，并具有耦接至第二鎖存器18的輸出(即，第三節(jié)點(diǎn)“Qb”)的輸入和耦接至第一鎖存器14的輸出(即，第一節(jié)點(diǎn)“Db”)的輸出。當(dāng)?shù)诙娫撮T控信號(hào)“pgb”為邏輯低時(shí)，第二反相器傳輸門20被啟用。
[0038]第三節(jié)點(diǎn)標(biāo)記“Qb”可用作SRPG單元10的輸出。然而，在本實(shí)施例中，為了獲得與第一節(jié)點(diǎn)“Qb”邏輯互補(bǔ)的輸出信號(hào)“Q”，SRPG單元10還包括耦接為從第三節(jié)點(diǎn)“Qb”接收輸出信號(hào)的第三反相器22。第三反相器22接收可中斷電源電壓VDD。
[0039]圖2是根據(jù)本發(fā)明一實(shí)施例的SRPG單元的示意性電路圖。圖2所示的SRPG單元60由第二電源門控信號(hào)“pgb”同步控制。圖1所示的第三P溝道晶體管44被省略并且第二 P溝道晶體管42的源極接收可中斷電壓VDD。在第二電源門控信號(hào)“pgb”的同步控制下，輸入信號(hào)“Din”必須在電源門控信號(hào)“pgb”斷言為低(處于電源門控模式中)時(shí)和之后被穩(wěn)定。
[0040]當(dāng)SRPG單元10，60將要進(jìn)入電源門控模式時(shí)，第二電源門控信號(hào)“pgb”斷言邏輯低然后第一鎖存器14保持?jǐn)?shù)據(jù)；輸入信號(hào)“Din”穩(wěn)定并且沒有跳變發(fā)生；第一節(jié)點(diǎn)“Db”處的值取決于輸入信號(hào)“Din”中的值，在第一節(jié)點(diǎn)“Db”上無競(jìng)爭(zhēng)發(fā)生。之后，可中斷電源電壓VDD掉電；第三節(jié)點(diǎn)“Qb” (SRPG單元10和第二鎖存器18的輸出)維持保持狀態(tài)，也就是說，輸入信號(hào)“Din”、第一節(jié)點(diǎn)“Db”、第二節(jié)點(diǎn)“nO”將不會(huì)丟失它們的狀態(tài)并隨著可中斷電源電壓VDD浮置；在電源門控模式中，SRPG單元10和60是無競(jìng)爭(zhēng)的。
[0041]當(dāng)SRPG單元10和60將要從電源門控模式恢復(fù)至正常模式時(shí)，可中斷電源電壓VDD首先上升，而第二電源門控信號(hào)“pgb”仍保持為邏輯低然后第一鎖存器14的狀態(tài)將從第三節(jié)點(diǎn)“Qb”恢復(fù)；在輸入信號(hào)“Din”中仍無跳變發(fā)生；第一節(jié)點(diǎn)“Db”中的狀態(tài)為無競(jìng)爭(zhēng)。然后第二電源門控信號(hào)“Pgb”斷言邏輯高；最后，SRPG單元10和60恢復(fù)正常模式并且所有部件再次工作。
[0042]可以看出，本發(fā)明的改善的CSI SRPG單元10和60的優(yōu)點(diǎn)在于改善的建立(setup)時(shí)間并且是無競(jìng)爭(zhēng)的。
[0043]對(duì)于滿足特定時(shí)鐘狀態(tài)要求的CSI SRPG單元，本發(fā)明還將它們簡(jiǎn)化為非CSI SRPG單元以減小管芯面積和功耗。其中，對(duì)于在電源門控信號(hào)的斷言/解除斷言期間其時(shí)鐘保持為高的CSI SRPG單元，它們被產(chǎn)生為上升沿觸發(fā)的非CSI SRPG單元；而對(duì)于在電源門控信號(hào)的斷言/解除斷言期間其時(shí)鐘保持為低的CSI SRPG單元，它們被產(chǎn)生為下降沿觸發(fā)的非CSI SRPG單元。
[0044]圖3是根據(jù)本發(fā)明一實(shí)施例的上升沿時(shí)鐘觸發(fā)非CSI SRPG單元70的示意性電路圖，而圖4是根據(jù)本發(fā)明一實(shí)施例的下降沿時(shí)鐘觸發(fā)非CSI SRPG單元80的示意性電路圖。
[0045]圖3和圖4所示的非CSI SRPG單元70和80均包括輸入控制電路12、第一鎖存器14、由標(biāo)有“sw”的第一控制信號(hào)控制的第二傳輸門16、第二鎖存器18、以及由第二電源門控信號(hào)“pgb”控制的反相器傳輸門20。簡(jiǎn)單起見，圖3和圖4未示出每個(gè)部件的電源信息，其與圖1和圖2所不的相同。
[0046]在圖3所示的上升沿時(shí)鐘觸發(fā)非CSI SRPG單元70中，輸入控制電路12是由標(biāo)記為“elk”的時(shí)鐘信號(hào)控制的第一傳輸門，并且具有用于接收輸入信號(hào)“D”的輸入、以及輸出。由于該非CSI SRPG單元70為上升沿觸發(fā)，所以輸入控制電路12在時(shí)鐘信號(hào)“elk”為邏輯低時(shí)被啟用。在非CSI SRPG單元10為下降沿觸發(fā)的情況下，圖4所示的輸入控制電路12在時(shí)鐘信號(hào)“elk”為邏輯高時(shí)被啟用。圖3所示的第一控制信號(hào)“sw”還是“與”邏輯門11的輸出，“與”邏輯門11具有時(shí)鐘信號(hào)“elk”輸入和第二電源門控信號(hào)“pgb”輸入。然而，在非CSI SRPG單元70為下降沿觸發(fā)的情況下，控制信號(hào)“sw”為“與”邏輯門的輸出，該“與”邏輯門具有反相時(shí)鐘信號(hào)“elk”輸入和第二電源門控信號(hào)“pgb”輸入。
[0047]由于非CSI SRPG單元70的其他部分與圖1和2所示的CSI SRPG單元10的那些相同，所以將不再對(duì)其進(jìn)行詳細(xì)描述。
[0048]應(yīng)注意，這里描述的任何信號(hào)均可被設(shè)計(jì)為負(fù)或正邏輯信號(hào)。因此，在替選實(shí)施例中，描述為正邏輯信號(hào)的那些信號(hào)可被實(shí)施為負(fù)邏輯信號(hào)，描述為負(fù)邏輯信號(hào)的那些信號(hào)可被實(shí)施為正邏輯信號(hào)。也就是說，盡管說明書中詳細(xì)闡述的實(shí)施例使用了特定狀態(tài)的時(shí)鐘信號(hào)和控制信號(hào)，諸如“clk”、“pgb”，但是本領(lǐng)域技術(shù)人員可以理解，基于上述的對(duì)稱結(jié)構(gòu)，還存在各種SRPG單元的實(shí)施例。
[0049]圖5是圖3中的非CSI SRPG單元70的各種信號(hào)的時(shí)序圖。在時(shí)間I期間，電源導(dǎo)通，非CSI SRPG單元70運(yùn)行在正常模式。時(shí)鐘信號(hào)“elk”和第二電源門控信號(hào)“pgb”均為邏輯高，從而第一控制信號(hào)“sw”為邏輯高。于是，由時(shí)鐘信號(hào)“elk”控制的輸入控制電路12被禁用，由第一控制信號(hào)“sw”控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被啟用、啟用和禁用。由第二電源門控信號(hào)“pgb”控制的第二反相器傳輸門20被禁用。因此，非CSISRPG單元70的狀態(tài)保持在第一鎖存器14中。
[0050]在時(shí)間2期間，電源仍導(dǎo)通，時(shí)鐘信號(hào)“elk”為邏輯高，第二電源門控信號(hào)“pgb”被斷言為低。于是，第一控制信號(hào)“sw”為邏輯低。非CSI SRPG單元70開始進(jìn)入電源門控模式。由時(shí)鐘信號(hào)“elk”控制的輸入控制電路12被禁用，由第一控制信號(hào)“sw”控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被禁用、禁用和啟用。由第二電源門控信號(hào)“pgb”控制的第二反相器傳輸門20被啟用。因此，從第一鎖存器14饋送的狀態(tài)將保持在第二鎖存器18中。
[0051]在時(shí)間3期間，電源變?yōu)殛P(guān)斷，時(shí)鐘信號(hào)“elk”為邏輯高，第二電源門控信號(hào)“pgb”為邏輯低。這樣，第一控制信號(hào)“SW”為邏輯低。SRPG 10進(jìn)入電源門控模式。由時(shí)鐘信號(hào)“elk”控制的輸入控制電路12被禁用，由第一控制信號(hào)“sw”控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被禁用、禁用和啟用。由第二電源門控信號(hào)“pgb”控制的第二反相器傳輸門20被啟用。因此，SRPG單元10的狀態(tài)保持在第二鎖存器18中。
[0052]在時(shí)間4期間，電源再次變?yōu)閷?dǎo)通，時(shí)鐘信號(hào)“elk”為邏輯高，第二電源門控信號(hào)“pgb”為邏輯低。于是，第一控制信號(hào)“sw”為邏輯低。非CSI SRPG單元10開始退出電源門控模式。由標(biāo)記“elk”的時(shí)鐘信號(hào)控制的輸入控制電路12被禁用，由第一控制信號(hào)“sw”控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被禁用、禁用和啟用。由第二電源門控信號(hào)“Pgb”控制的第二反相器傳輸門20被啟用。因此，非CSI SRPG單元70的狀態(tài)仍然保持在第二鎖存器18中。
[0053]在時(shí)間5期間，電源保持導(dǎo)通，時(shí)鐘信號(hào)“elk”為邏輯高，第二電源門控信號(hào)被解除斷言為低。于是，第一控制信號(hào)“sw”為邏輯高。非CSI SRPG單元10恢復(fù)正常模式。由時(shí)鐘信號(hào)“elk”控制的輸入控制電路12被禁用，由第一控制信號(hào)“sw”控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被啟用、啟用和禁用。由第二電源門控信號(hào)“pgb”控制的第二反相器傳輸門20被禁用。因此，從第二鎖存器18饋送的狀態(tài)將保持在第一鎖存器14中。
[0054]本發(fā)明對(duì)當(dāng)前的SRPG單元，尤其是當(dāng)前的CSI SRPG單元進(jìn)行了優(yōu)化。改善的SRPG單元可以實(shí)現(xiàn)相同的功能，但是消除了若干元件，諸如或非門和反相器，從而減小了管芯面積、功耗和時(shí)鐘負(fù)荷，改善了建立/保持時(shí)間裕度變化，并且是無競(jìng)爭(zhēng)的。
[0055]盡管已經(jīng)顯示和描述了本發(fā)明的各種實(shí)施例，但是清楚的是，本發(fā)明不限于這些實(shí)施例。在不背離如權(quán)利要求所述的本發(fā)明的思想和范圍的情況下，多種修改、改變、變動(dòng)、替代和等效對(duì)本領(lǐng)域技術(shù)人員而言都將是顯而易見的。
【權(quán)利要求】
1.一種時(shí)鐘狀態(tài)無關(guān)CSI狀態(tài)保持電源門控SRPG單元，包括: 接收輸入信號(hào)的輸入控制電路，其中該輸入控制電路包括被配置為第一反相器傳輸門的多個(gè)晶體管以及與該多個(gè)晶體管串聯(lián)連接的由至少一個(gè)電源門控信號(hào)控制的至少一個(gè)晶體管； 第一鎖存器，具有耦接至該輸入控制電路的輸出的輸入； 傳輸門，具有耦接至該第一鎖存器的輸出的輸入，其中該傳輸門的輸出包括該SRPG單元的至少一個(gè)輸出； 第二鎖存器，具有I禹接至該傳輸門的該輸出的輸入，其中該第二鎖存器的輸出包括該SRPG單元的至少一個(gè)輸出；以及 第二反相器傳輸門，具有耦接至該第二鎖存器的該輸出的輸入和耦接至該第一鎖存器的輸出。
2.如權(quán)利要求1所述的CSISRPG單元，其中該第一反相器傳輸門由至少一個(gè)控制信號(hào)控制，該至少一個(gè)控制信號(hào)通過對(duì)時(shí)鐘信號(hào)和該至少一個(gè)電源門控信號(hào)進(jìn)行邏輯操作而獲得。
3.如權(quán)利要求2所述的CSISRPG單元，其中該輸入控制電路包括: 第一、第二和第三P溝道晶體管；以及 第一、第二和第三N溝道晶體管，其中該第三P溝道晶體管、該第二 P溝道晶體管、該第一 P溝道晶體管、該第一 N溝道晶體管、該第二 N溝道晶體管和該第三N溝道晶體管順序地串聯(lián)連接。
4.如權(quán)利要求3所述的CSISRPG單元，其中， 該第一 P溝道晶體管的柵極耦接為接收第一控制信號(hào)，該第一 N溝道晶體管的柵極耦接為接收與該第一控制信號(hào)互補(bǔ)的第二控制信號(hào)； 該第三P溝道晶體管的柵極耦接為接收第一電源門控信號(hào)，該第三N溝道晶體管的柵極耦接為接收與該第一電源門控信號(hào)互補(bǔ)的第二電源門控信號(hào)；且該第二 P溝道和N溝道晶體管的柵極耦接為接收該輸入信號(hào)。
5.如權(quán)利要求4所述的CSISRPG單元，其中該第一控制信號(hào)通過對(duì)該時(shí)鐘信號(hào)和該第二電源門控信號(hào)進(jìn)行邏輯與操作而獲得。
6.如權(quán)利要求2所述的CSISRPG單元，其中該輸入控制電路包括第一和第二 P溝道晶體管以及第一、第二和第三N溝道晶體管，其中該第二 P溝道晶體管、該第一 P溝道晶體管、該第一 N溝道晶體管、該第二 N溝道晶體管和該第三N溝道晶體管順序地串聯(lián)連接。
7.如權(quán)利要求6所述的CSISRPG單元，其中， 該第一 P溝道晶體管的柵極耦接為接收第一控制信號(hào)，該第一 N溝道晶體管的柵極耦接為接收與該第一控制信號(hào)互補(bǔ)的第二控制信號(hào)； 該第三N溝道晶體管的柵極耦接為接收第二電源門控信號(hào)；且 該第二 P溝道晶體管和該第二 N溝道晶體管二者的柵極耦接為接收該輸入信號(hào)。
8.一種非時(shí)鐘狀態(tài)無關(guān)CSI狀態(tài)保持電源門控SRPG單元，包括: 接收輸入信號(hào)的輸入控制電路，其中該輸入控制電路是由時(shí)鐘信號(hào)控制的第一傳輸門； 第一鎖存器，具有耦接至該輸入控制電路的輸出的輸入；第二傳輸門，具有耦接至該第一鎖存器的輸出的輸入，其中該第二傳輸門的輸出包括該SRPG單元的至少一個(gè)輸出； 第二鎖存器，具有耦接至該第二傳輸門的該輸出的輸入，其中該第二鎖存器的輸出包括該SRPG單元的至少一個(gè)輸出；以及 反相器傳輸門(20)，具有耦接至該第二鎖存器的該輸出的輸入和耦接至該第一鎖存器的輸入的輸出。
9.如權(quán)利要求8所述的SRPG單元，其中對(duì)于上升沿時(shí)鐘觸發(fā)的SRPG單元，該時(shí)鐘信號(hào)在電源門控信號(hào)的斷言/解除斷言期間保持為高，并且該輸入控制電路被禁用。
10.如權(quán)利要求8所述的SRPG單元，其中對(duì)于下降沿時(shí)鐘觸發(fā)的SRPG單元，該時(shí)鐘信號(hào)在電源門控信號(hào)的 斷言/解除斷言期間保持為低，并且該輸入控制電路被禁用。
【文檔編號(hào)】H03K19/00GK103795393SQ201210551411
【公開日】2014年5月14日 申請(qǐng)日期:2012年10月26日 優(yōu)先權(quán)日:2012年10月26日
【發(fā)明者】劉毅峰, 陳哲, 章沙雁, 周建 申請(qǐng)人:飛思卡爾半導(dǎo)體公司