專利名稱：基于閾值邏輯的set/mos混合結(jié)構(gòu)乘法器單元的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種由納米器件組成的基于閾值邏輯的SET/M0S混合結(jié)構(gòu)乘法器單元。
背景技術(shù)：
乘法器是ー種常見的組合邏輯電路，在微處理器、數(shù)字信號處理器和圖像引擎中有重要的應(yīng)用。傳統(tǒng)的CMOS乘法器由多級全加器和與門構(gòu)成，其原理圖如圖I所示。該乘法器需要消耗較多的CMOS晶體管。隨著CMOS特征尺寸的不斷縮小，CMOS技術(shù)面臨很大的挑戰(zhàn)，器件的電學(xué)特性和可靠性出現(xiàn)了很多的問題，如短溝道效應(yīng)，強場效應(yīng)，漏極導(dǎo)致勢壘下降效應(yīng)等。此時，基于CMOS晶體管的乘法器隨著運算位數(shù)的増加和電路的復(fù)雜程度的提高，其運算速度、集成度、可靠性、功耗等方面受到了很大的限制，已經(jīng)不能夠滿足新性能的要求。
發(fā)明內(nèi)容本實用新型的目的是提供ー種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)乘法器単元。本實用新型采用以下方案實現(xiàn)ー種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)乘法器單元，其特征在干包括第一、ニ、三、四信號源、四輸入閾值邏輯門、五輸入閾值邏輯門以及一反相器；所述第一信號源與所述四輸入閾值邏輯門的第一輸入端、五輸入閾值邏輯門的第ー輸入端連接；所述第二信號源與所述四輸入閾值邏輯門的第二輸入端、五輸入閾值邏輯門的第二輸入端連接；所述第三信號源與所述四輸入閾值邏輯門的第三輸入端、五輸入閾值邏輯門的第三輸入端連接；所述第四信號源與所述四輸入閾值邏輯門的第四輸入端、五輸入閾值邏輯門的第四輸入端連接；所述四輸入閾值邏輯門的輸出經(jīng)所述反相器與所述五輸入閾值邏輯門的第五端連接；所述四、五輸入閾值邏輯門由SET/M0S混合電路構(gòu)成。在本實用新型一實施例中，所述的SET/M0S混合電路包括一PMOS管，其源極接電源端Kdd ; — NMOS管，其漏極與所述PMOS管的漏極連接；以及ー SET管，其與所述NMOS管的源極連接。本實用新型基于SET/M0S混合結(jié)構(gòu)具有的庫侖阻塞振蕩效應(yīng)和多柵輸入特性，實現(xiàn)了基于閾值邏輯的乘法器単元。閾值邏輯強大的邏輯功能，使其能夠用較少的管子有效地實現(xiàn)復(fù)雜的邏輯功能。本實用新型的基于閾值邏輯的乘法器單元僅由2個閾值邏輯門和I個反相器構(gòu)成，共消耗3個PMOS管，3個NMOS管和2個SET。HSPICE的仿真結(jié)果表明該電路能夠有效地實現(xiàn)乘法器単元的邏輯功能，整個電路的平均功耗僅為12 nW。與基于布爾邏輯的CMOS乘法器単元相比，管子數(shù)目大大減少，功耗顯著降低，電路結(jié)構(gòu)得到了進ー步的簡化，有利于節(jié)省芯片的面積，提高電路的集成度。

圖I為傳統(tǒng)乘法器的電路結(jié)構(gòu)原理示意圖。、[0008]圖2為閾值邏輯門示意圖。圖3為多柵輸入SET/M0S混合電路原理圖。圖4為SET/M0S混合結(jié)構(gòu)的乘法器單元原理圖。圖5為乘法器単元的仿真特性曲線。
具體實施方式
以下結(jié)合附圖及實施例對本實用新型做進ー步說明。如圖3所示，本實用新型提供ー種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)乘法器單元，包括第一、ニ、三、四信號源、四輸入閾值邏輯門、五輸入閾值邏輯門以及一反相器；所述第一信號源め與所述四輸入閾值邏輯門的第一輸入端、五輸入閾值邏輯門的第一輸入端 連接；所述第二信號源^與所述四輸入閾值邏輯門的第二輸入端、五輸入閾值邏輯門的第ニ輸入端連接；所述第三信號源·Si與所述四輸入閾值邏輯門的第三輸入端、五輸入閾值邏輯門的第三輸入端連接；所述第四信號源Ci與所述四輸入閾值邏輯門的第四輸入端、五輸入閾值邏輯門的第四輸入端連接；所述四輸入閾值邏輯門的輸出經(jīng)所述反相器與所述五輸入閾值邏輯門的第五端連接；所述四、五輸入閾值邏輯門由SET/M0S混合電路構(gòu)成，其閾值為I. 5，其輸出邏輯是根據(jù)輸入的權(quán)重值計算出總輸入值，并將總輸入值與所述閾值進行比較，大于或等于所述閾值，則輸出為1，否則輸出為O。本實用新型采用單電子晶體管(Single electron transistor, SET)和MOS管相混合的方式進行乘法器単元的設(shè)計。作為新一代納米電子器件的典型代表，SET在功耗、エ作速度等方面相對于傳統(tǒng)的微電子器件具有明顯的優(yōu)勢，被認為是制造下一代低功耗、高密度超大規(guī)模集成電路理想的基本器件。單電子晶體管能夠與CMOS硅エ藝相兼容，SET/MOS混合電路具備SET和MOS管的優(yōu)越性能，表現(xiàn)出極低的功耗、超小的器件尺寸、較強的驅(qū)動能力和較大的輸出擺幅，在多值邏輯電路、模數(shù)/數(shù)模轉(zhuǎn)換器電路、存儲器電路等方面得到了廣泛的應(yīng)用。此外，SET/M0S混合電路能夠?qū)崿F(xiàn)基于閾值邏輯的設(shè)計方法。閾值邏輯的邏輯過程比布爾邏輯復(fù)雜，能夠更有效地實現(xiàn)邏輯功能。因此，基于閾值邏輯的電路設(shè)計，有望增強電路的功能，提高電路的集成度。本實用新型是基于閾值邏輯設(shè)計的。閾值邏輯的主要原理是根據(jù)輸入的權(quán)重計算出總輸入值，將總輸入值與閾值進行比較得出輸出邏輯。若總輸入值大于等于閾值，則輸出為1，否則為O。閾值邏輯要滿足的邏輯方程為
{ ) I, if Υ!Ψ Ζ·>θF(X) = Stgn Σ懸-β =彳臺(I)
O, otherwise其中Zfi為輸入Zi對應(yīng)的權(quán)重，/？為輸入的個數(shù)，P為閾值。閾值邏輯門的示意圖如圖2所示。本實用新型的乘法器中的一個全加器和ー個與門構(gòu)成ー個基本的單元，利用閾值邏輯強大的邏輯功能，實現(xiàn)了電路結(jié)構(gòu)的簡化和集成度的提高。選取的基本乘法器單元的輸入為め，a2, Si, Ci,對應(yīng)的輸出為ろ+1，ci+1。該乘法器單元需要實現(xiàn)的邏輯功能如表I所示，
權(quán)利要求1.ー種基于閾值邏輯的SET/MOS混合結(jié)構(gòu)乘法器單元，其特征在于包括第一、ニ、三、四信號源、四輸入閾值邏輯門、五輸入閾值邏輯門以及一反相器； 所述第一信號源與所述四輸入閾值邏輯門的第一輸入端、五輸入閾值邏輯門的第一輸入端連接； 所述第二信號源與所述四輸入閾值邏輯門的第二輸入端、五輸入閾值邏輯門的第二輸入端連接； 所述第三信號源與所述四輸入閾值邏輯門的第三輸入端、五輸入閾值邏輯門的第三輸入端連接； 所述第四信號源與所述四輸入閾值邏輯門的第四輸入端、五輸入閾值邏輯門的第四輸入端連接； 所述四輸入閾值邏輯門的輸出經(jīng)所述反相器與所述五輸入閾值邏輯門的第五端連接；所述四、五輸入閾值邏輯門由SET/M0S混合電路構(gòu)成。
2.根據(jù)權(quán)利要求I所述的基于閾值邏輯的SET/M0S混合結(jié)構(gòu)乘法器単元，其特征在于所述的SET/M0S混合電路包括 一 PMOS管，其源極接電源端Kdd ； 一 NMOS管，其漏極與所述PMOS管的漏極連接；以及 一 SET管，其與所述NMOS管的源極連接。
專利摘要本實用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種基于閾值邏輯的SET/MOS混合結(jié)構(gòu)乘法器單元，包括第一、二、三、四信號源、四輸入閾值邏輯門、五輸入閾值邏輯門以及一反相器；其共消耗3個PMOS管,3個NMOS管和2個SET。HSPICE的仿真結(jié)果表明該電路能夠有效地實現(xiàn)乘法器單元的邏輯功能,整個電路的平均功耗僅為12nW。與基于布爾邏輯的CMOS乘法器單元相比,管子數(shù)目大大減少,功耗顯著降低,電路結(jié)構(gòu)得到了進一步的簡化,有利于節(jié)省芯片的面積,提高電路的集成度。
文檔編號H03K19/08GK202435379SQ20122000144
公開日2012年9月12日 申請日期2012年1月5日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請人:福州大學(xué)