專利名稱：實(shí)時(shí)數(shù)據(jù)壓縮器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及信息處理領(lǐng)域，具體為一種實(shí)時(shí)數(shù)據(jù)壓縮器。
技術(shù)背景 實(shí)時(shí)數(shù)據(jù)庫(kù)廣泛應(yīng)用于電力、電信、鋼鐵、石油化工、裝備制造等領(lǐng)域，主要用于存儲(chǔ)工業(yè)生產(chǎn)過程中測(cè)量點(diǎn)數(shù)據(jù)(包括點(diǎn)ID、值、時(shí)間戳、點(diǎn)狀態(tài))，負(fù)責(zé)實(shí)時(shí)數(shù)據(jù)(當(dāng)前測(cè)量點(diǎn)值)的讀寫和歷史數(shù)據(jù)(過去的值)讀取，是一種時(shí)序數(shù)據(jù)，它的主要特點(diǎn)是短時(shí)間內(nèi)數(shù)據(jù)值相差不大。對(duì)于大容量數(shù)據(jù)的實(shí)時(shí)壓縮技術(shù)，由于數(shù)據(jù)量大且壓縮算法復(fù)雜，需要硬件配合來提升算法運(yùn)算速度。目前最廣為采用的硬件實(shí)現(xiàn)方法包括(I)多 FPGA 的方案即通過多個(gè)FPGA (Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)并行地對(duì)數(shù)據(jù)進(jìn)行處理，該設(shè)計(jì)的好處是能夠較好的滿足數(shù)據(jù)壓縮算法要求，同時(shí)存在如下一些弊端a)成本居高不下。在很多特殊應(yīng)用場(chǎng)合,如衛(wèi)星遙感、高空攝影等,需要采用宇航級(jí)或軍品級(jí)器件，而這一層次的FPGA的價(jià)格遠(yuǎn)遠(yuǎn)高于DSP (Digital Signal Processor,數(shù)字信號(hào)處理器)。建立在多FPGA結(jié)構(gòu)體系上的硬件系統(tǒng)，其成本難以降低；b)單粒子翻轉(zhuǎn)效應(yīng)。當(dāng)高能帶電粒子產(chǎn)生的重離子通過微電子器件時(shí)，容易產(chǎn)生電離，發(fā)生單粒子翻轉(zhuǎn)效應(yīng)，其導(dǎo)致的系統(tǒng)邏輯狀態(tài)混亂，可能產(chǎn)生嚴(yán)重后果。多FPGA設(shè)計(jì)中，計(jì)算分解為FPGA內(nèi)部大量基本邏輯門的運(yùn)算。在空間環(huán)境中，這種結(jié)構(gòu)加重了產(chǎn)生的邏輯門翻轉(zhuǎn)效應(yīng)的可能。(2)基于 ASIC (Application Specific Intergrated Circuits,專用集成電路)專用芯片的方案。在小波數(shù)據(jù)壓縮方面，主要有AD公司生成的ADV系列芯片，如ADV611/ADV612，ADV202等，如ADV202采用JPEG2000壓縮算法，支持最高6級(jí)的9/7和5/3小波變換，內(nèi)部包含一個(gè)專用的小波引擎，3個(gè)嫡編碼器，一個(gè)片內(nèi)存儲(chǔ)系統(tǒng)和一個(gè)嵌入式RISC處理器，在可逆模式下，ADV202能以40M byte/秒的速度處理數(shù)據(jù)，如果用于不可逆模式，采樣速度可達(dá)65Mbyte/秒，滿足PAL/NTSC等多種視頻要求。從對(duì)ADV202的使用來看，附以相應(yīng)的外部RAM和外圍接口，能獲得良好的數(shù)據(jù)質(zhì)量和滿足要求的運(yùn)算速度。ADV202的缺陷是a)只有專業(yè)級(jí)芯片，沒有軍品級(jí)和宇航級(jí)，可靠性方面存在隱患；b)在惡劣的環(huán)境中，ADV202的抗輻照性能和抗單粒子翻轉(zhuǎn)能力都不能提供有力的保證；c)專業(yè)級(jí)芯片在嚴(yán)格的應(yīng)用場(chǎng)合，使用前需要進(jìn)行篩選，目前國(guó)內(nèi)尚沒有此篩選能力。而依托國(guó)外進(jìn)行篩選，有器件封鎖、保密等諸多方面的考慮；d)自行研制出具有相當(dāng)性能指標(biāo)并能滿足宇航要求的ASIC設(shè)計(jì)周期長(zhǎng)，造價(jià)昂貴且風(fēng)險(xiǎn)聞，成本也非常聞。

實(shí)用新型內(nèi)容本實(shí)用新型所解決的技術(shù)問題在于提供一種實(shí)時(shí)數(shù)據(jù)壓縮器，以解決上述背景技術(shù)中提出的問題。本實(shí)用新型所解決的技術(shù)問題采用以下技術(shù)方案來實(shí)現(xiàn)實(shí)時(shí)數(shù)據(jù)壓縮器，包括基于多個(gè)DSP并行結(jié)構(gòu)的數(shù)據(jù)壓縮處理單元和基于FPGA的設(shè)備管理單元；多個(gè)DSP以菊花鏈方式串接在一起形成一個(gè)JTAG仿真鏈，所述DSP與FPGA之間通過HPI接口、GPIO接口和McBSP串口相連，所述FPGA上連接有JTAG接口仿真器和FLASH程序存儲(chǔ)單元，所述FPGA的數(shù)據(jù)輸入端通過相連的LVDS接口單元接收數(shù)據(jù)。所述FPGA還連接有多片外部數(shù)據(jù)緩存單元。與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果是本實(shí)用新型基于多DSP并行處理結(jié)構(gòu)對(duì)大容量數(shù)據(jù)實(shí)時(shí)壓縮；其具有如下優(yōu)點(diǎn)a) DSP在數(shù)字?jǐn)?shù)據(jù)處理領(lǐng)域具有優(yōu)勢(shì)；b) DSP在數(shù)據(jù)壓縮算法實(shí)現(xiàn)過程中具有獨(dú)特的優(yōu)勢(shì)；c) DSP具有高性能的并行處理能力；d) DSP成本相對(duì)FPGA較低。該壓縮器具有數(shù)據(jù)處理能力強(qiáng)、并行性能好、可靠性高、易于擴(kuò)展的優(yōu)點(diǎn)，可以廣泛應(yīng)用于實(shí)時(shí)數(shù)據(jù)壓縮場(chǎng)合，特別是應(yīng)用于衛(wèi)星遙感、高空攝影等圖像輸入碼速率高以及對(duì)重建圖像質(zhì)量、設(shè)備可靠性等方面有特殊要求的場(chǎng)合。

圖I是本實(shí)用新型的總體結(jié)構(gòu)框圖。圖2是本實(shí)用新型的McBSP結(jié)構(gòu)框圖。圖3是本實(shí)用新型的數(shù)據(jù)輸出接口電路時(shí)序圖。圖4是本實(shí)用新型的數(shù)據(jù)輸出接口電路。圖5是本實(shí)用新型的多DSP的菊花鏈方式JTAG接口電路。
具體實(shí)施方式
為了使本實(shí)用新型的實(shí)現(xiàn)技術(shù)手段、創(chuàng)作特征、達(dá)成目的與功效易于明白了解，下面結(jié)合具體圖示，進(jìn)一步闡述本實(shí)用新型。如圖I中所示，本實(shí)用新型實(shí)時(shí)數(shù)據(jù)壓縮器是基于多DSP并行處理結(jié)構(gòu)對(duì)大容量數(shù)據(jù)實(shí)時(shí)壓縮。η路串行CO)數(shù)據(jù)通過LVDS (Low Voltage Differential Signaling低壓差分信號(hào))接口多路并行進(jìn)入FPGA進(jìn)行時(shí)序轉(zhuǎn)換，多個(gè)并行的DSP分別通過兩個(gè)串口以EDMA(Extend Direct Memory Access擴(kuò)展的直接存儲(chǔ)器訪問)方式從FPGA讀取兩路相機(jī)數(shù)據(jù)并緩存、壓縮編碼，整個(gè)數(shù)據(jù)壓縮系統(tǒng)需要(int) ((η+1)/2)個(gè)DSP并行處理。壓縮后碼流數(shù)據(jù)通過串口輸出到FPGA，F(xiàn)PGA重新緩存、組幀、時(shí)序轉(zhuǎn)換后輸出。本實(shí)用新型控制器件FPGA完成數(shù)據(jù)流的管理和對(duì)各個(gè)DSP的管理，相機(jī)輸出的數(shù)據(jù)并行進(jìn)入數(shù)據(jù)壓縮機(jī)的各DSP，F(xiàn)PGA基本不做處理。各DSP壓縮后的碼流并行輸出到FPGA, FPGA做并串轉(zhuǎn)換后串行輸出，因此各DSP之間基本沒有耦合。[0030]FPGA 與 DSP 的連接有三種方式HPI (Host Port Interface 主機(jī)口)、GPIO(General Purpose Input/Output 通用輸入 / 輸出外設(shè))和 McBSP (Multi-channelBuffered Serial Port多通道緩沖串口)，其中HPI用于FPGA對(duì)DSP的程序引導(dǎo)，GPIO用于FPGA對(duì)DSP的遙控接口，McBSP用于FPGA與DSP之間的數(shù)據(jù)傳輸，包括數(shù)據(jù)輸入和壓縮后碼流數(shù)據(jù)輸出。高速實(shí)時(shí)壓縮不僅要求處理器有 高速處理能力，還要求數(shù)據(jù)接口有高速傳輸能力。本實(shí)用新型中所涉及的數(shù)據(jù)接口主要有數(shù)據(jù)輸入接口、FPGA和DSP的數(shù)據(jù)交換接口、壓縮或復(fù)用數(shù)據(jù)輸出接口。(I)高速LVDS相機(jī)數(shù)據(jù)輸入接口所述LVDS接口實(shí)現(xiàn)多路并行數(shù)據(jù)輸入，每路信號(hào)為L(zhǎng)VDS差分信號(hào)。四線制LVDS同步通信接口，串行同步方式數(shù)據(jù)傳輸時(shí)，像元高位在前、低位在后。(2) EDMA方式多通道緩沖串口EDMA是DSP中用于快速數(shù)據(jù)交換的重要技術(shù)，具有獨(dú)立于CPU的后臺(tái)批量數(shù)據(jù)傳輸?shù)哪芰?，能夠滿足實(shí)時(shí)數(shù)據(jù)處理中高速數(shù)據(jù)傳輸?shù)囊蟆Ｔ诒緦?shí)用新型中，F(xiàn)PGA與DSP數(shù)據(jù)傳輸主要通過串口，每個(gè)DSP使用串口 O和串口 2兩個(gè)數(shù)據(jù)通道和FPGA相連。DSP的McBSP是在標(biāo)準(zhǔn)串口的基礎(chǔ)上發(fā)展而來的，McBSP的基本功能包括全雙工串行通信；雙緩沖數(shù)據(jù)寄存器，允許連續(xù)的數(shù)據(jù)流；收發(fā)獨(dú)立的幀同步和時(shí)鐘信號(hào)；數(shù)據(jù)傳輸可以利用外部時(shí)鐘或片內(nèi)的可編程時(shí)鐘；當(dāng)利用DMA (Direct Memory Access直接存儲(chǔ)器訪問)為McBSP服務(wù)時(shí)，串口數(shù)據(jù)讀寫具有自動(dòng)緩沖的能力。如圖2所示是McBSP結(jié)構(gòu)框圖。DX管腳負(fù)責(zé)數(shù)據(jù)的發(fā)送，DR管腳負(fù)責(zé)信號(hào)的接收，另外有4個(gè)管腳提供接口的控制信號(hào)(時(shí)鐘和幀同步)。每個(gè)McBSP在內(nèi)部可以分為I個(gè)數(shù)據(jù)通道和I個(gè)控制通道。DSP通過片內(nèi)外設(shè)總線訪問串口的犯位數(shù)據(jù)/控制寄存器，進(jìn)而實(shí)現(xiàn)與McBSP間的通信與控制。在本實(shí)用新型中，每個(gè)DSP使用串口 O和串口 2兩個(gè)數(shù)據(jù)通道，CLKS外的6個(gè)管腳都連接到FPGA。數(shù)據(jù)通道完成數(shù)據(jù)的發(fā)送和接收。CPU或EDMA控制器向數(shù)據(jù)發(fā)送寄存器DXR寫入待發(fā)送的數(shù)據(jù)，從數(shù)據(jù)接收寄存器DRR讀取接收到的數(shù)據(jù)。寫入DXR的數(shù)據(jù)通過發(fā)送移位寄存器XSR移位輸出至DX管腳。同樣，DR管腳上接收到的數(shù)據(jù)先移位進(jìn)入接收轉(zhuǎn)移寄存器RSR，然后被復(fù)制到接收緩沖寄存器RBR中，RBR再將數(shù)據(jù)復(fù)制到DRR中，最后等候CPU或DMA控制器將數(shù)據(jù)讀走。這種多級(jí)緩沖結(jié)構(gòu)使片內(nèi)的數(shù)據(jù)讀寫和外部的數(shù)據(jù)通信可以同時(shí)進(jìn)行。圖3是數(shù)據(jù)輸出接口電路時(shí)序圖。輸出信號(hào)電平為+3. 3VCM0S信號(hào)，在DSP選擇其中一個(gè)數(shù)據(jù)通道進(jìn)行數(shù)據(jù)傳輸時(shí)，在當(dāng)前的時(shí)鐘脈沖開始時(shí)傳輸有效的數(shù)據(jù)。圖4是數(shù)據(jù)輸出接口電路，上述的多級(jí)緩沖可通過輸入輸出端的緩沖器BUFFER實(shí)現(xiàn)，即對(duì)DSP實(shí)現(xiàn)壓縮后的輸出信號(hào)和輸入到FPGA中實(shí)現(xiàn)控制的信號(hào)分別通過兩級(jí)緩沖器實(shí)現(xiàn)緩沖。圖5是多DSP的菊花鏈方式JTAG接口電路。所述JTAG接口包括測(cè)試時(shí)鐘、測(cè)試數(shù)據(jù)輸入和輸出、測(cè)試模式選擇、測(cè)試接口復(fù)位、EMU[11 0]共17個(gè)引腳。其中TMS，TD0，TDI，TCK, EMU[II 0]引腳均有內(nèi)部上拉電阻30kΩ，TRST引腳有內(nèi)部下拉電阻30kΩ，EMU[II 0]引腳用于選擇DSP的操作模式為邊界掃描方式還是仿真方式。在本實(shí)用新型中需要利用DSP的JTAG接口進(jìn)行硬件仿真，采用的仿真器是TI提供的XDS510系列仿真器。為了 DSP應(yīng)用軟件調(diào)試方便，將多DSP以菊花鏈方式串接在一起形成一個(gè)JTAG仿真鏈。本設(shè)計(jì)中將多DSP的各JTAG引腳連接到FPGA，F(xiàn)PGA同時(shí)連接到JTAG仿真器的引腳，菊花鏈在FPGA內(nèi)部編程實(shí)現(xiàn)。該結(jié)構(gòu)使系統(tǒng)可以方便地向任意一個(gè)或多個(gè)DSP下載程序，進(jìn)行仿真測(cè)試。本實(shí)用新型中基于FPGA的多DSP程序引導(dǎo)方法屬于主機(jī)引導(dǎo)，該方法尤其適合以PFGA作為主機(jī)的多DSP并行系統(tǒng)。系統(tǒng)通過FPGA對(duì)多個(gè)DSP芯片進(jìn)行初始配置，并加載DSP工作時(shí)所需要的程序，這種配置和加載是通過DSP的HPI接口來實(shí)現(xiàn)的。配置和加載所需要的程序事先放置在FPGA的片外FLASH中，由PC機(jī)發(fā)起實(shí)現(xiàn)。PC機(jī)通過局域網(wǎng)口LAN或串口 RS232將程序?qū)懙紽PGA的RAM中，再 由FPGA將程序?qū)懭肫釬LASH。設(shè)計(jì)中采用HPI接口作為上電引導(dǎo)接口，在Host Boot模式下，DSP外部的復(fù)位信號(hào)由低變高后，DSP內(nèi)部進(jìn)入暫停狀態(tài)，此時(shí)外部的Host通過DSP的HPI接口初始化DSP的存儲(chǔ)器空間、內(nèi)部配置寄存器、配置外圍設(shè)備等。當(dāng)Host完成需要的初始配置后，Host必須設(shè)置HPIC寄存器的DSPINT域來完成引導(dǎo)過程。啟動(dòng)過程是通過FPGA對(duì)DSP的HPI 口寫入來實(shí)現(xiàn)的，設(shè)計(jì)中DSP沒有外掛Flash，啟動(dòng)代碼和執(zhí)行程序都是在FPGA的片外Flash中統(tǒng)一存儲(chǔ)，便于軟件版本管理和更新。借助多個(gè)DSP處理器并建立合理的并行體系實(shí)現(xiàn)數(shù)據(jù)的并行壓縮。通過分配并行任務(wù)，調(diào)整數(shù)據(jù)結(jié)構(gòu)，平均分配功能單元，利用匯編語(yǔ)言的靈活性合理編排指令，實(shí)現(xiàn)對(duì)數(shù)據(jù)壓縮任務(wù)的DSP并行處理，從而減少任務(wù)的執(zhí)行時(shí)間，達(dá)到實(shí)時(shí)性的要求。由于DSP軟件的全部加固設(shè)計(jì)消耗的資源比較大，而且還會(huì)造成性能的下降，因此需要選擇關(guān)鍵部分進(jìn)行設(shè)計(jì)加固。設(shè)計(jì)中以預(yù)防為主、附以有效的檢錯(cuò)措施，并結(jié)合靈活的外部監(jiān)控模塊，具體措施如下(I)采用簡(jiǎn)單有效的“三倍冗余”設(shè)計(jì)方法保護(hù)長(zhǎng)時(shí)間存在的關(guān)鍵變量。(2)采用加法運(yùn)算，對(duì)整個(gè)存儲(chǔ)區(qū)的程序按照16位無符號(hào)數(shù)進(jìn)行求和，結(jié)果作為校驗(yàn)數(shù)來檢驗(yàn)程序區(qū)是否發(fā)生單粒子翻轉(zhuǎn)，如果發(fā)現(xiàn)程序存儲(chǔ)區(qū)出現(xiàn)錯(cuò)誤，就通過外部監(jiān)控模塊對(duì)DSP程序進(jìn)行重新引導(dǎo)。(3)適時(shí)清空程序Cache和控制寄存器，減少單粒子翻轉(zhuǎn)發(fā)生的概率。(4)將FPGA作為系統(tǒng)的監(jiān)控模塊，它根據(jù)DSP給出的狀態(tài)信號(hào)(通用GPI0)判斷DSP是否異常，如果某個(gè)DSP出現(xiàn)故障，系統(tǒng)監(jiān)控模塊將對(duì)該DSP進(jìn)行復(fù)位和重新引導(dǎo)，DSP的程序采用一定的加固措施存儲(chǔ)在非易失大容量存儲(chǔ)器中。輻射效應(yīng)對(duì)FPGA造成的影響有的是永久的，如總劑量效應(yīng)、單粒子燒毀、位移損傷；有的是能夠恢復(fù)的，如單粒子翻轉(zhuǎn)、單粒子功能中斷、單粒子瞬態(tài)脈沖。單粒子門鎖造成的影響既可以是永久的，也可以是可恢復(fù)的，只要處理得當(dāng)可以減少造成永久損傷的概率。采取的主要防護(hù)措施如下(I)整體屏蔽減少輻射。(2)采用冗余設(shè)計(jì)。(3)減少使用Half-latch。(4)采用余數(shù)判斷法檢測(cè)法、奇偶校驗(yàn)等對(duì)關(guān)鍵運(yùn)算結(jié)果進(jìn)行檢驗(yàn)。以上顯示和描述了本實(shí)用新型的基本原理和主要特征和本實(shí)用新型的優(yōu)點(diǎn)。本行業(yè)的技術(shù)人員應(yīng)該了解，本實(shí)用新型不受上述實(shí)施例的限制，上述實(shí)施例和說明書中描述的只是說明本實(shí)用新型的原理，在不脫離本實(shí)用新型精神和范圍的前提下，本實(shí)用新型還會(huì)有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本實(shí)用新型范圍內(nèi)。本實(shí)用新型的要求保護(hù)范圍由所附的權(quán)利要求書及其等效物界定。
權(quán)利要求1.實(shí)時(shí)數(shù)據(jù)壓縮器，其特征在于包括基于多個(gè)DSP并行結(jié)構(gòu)的數(shù)據(jù)壓縮處理單元和基于FPGA的設(shè)備管理單元；多個(gè)DSP以菊花鏈方式串接在一起形成一個(gè)JTAG仿真鏈，所述DSP與FPGA之間通過HPI接口、GPIO接口和McBSP串口相連，所述FPGA上連接有JTAG接口仿真器和FLASH程序存儲(chǔ)單元，所述FPGA的數(shù)據(jù)輸入端通過相連的LVDS接口單元接收數(shù)據(jù)。
2.根據(jù)權(quán)利要求I所述的實(shí)時(shí)數(shù)據(jù)壓縮器，其特征在于所述FPGA還連接有多片外部數(shù)據(jù)緩存單元。
專利摘要實(shí)時(shí)數(shù)據(jù)壓縮器，包括基于多個(gè)DSP并行結(jié)構(gòu)的數(shù)據(jù)壓縮處理單元和基于FPGA的設(shè)備管理單元；多個(gè)DSP以菊花鏈方式串接在一起形成一個(gè)JTAG仿真鏈，所述DSP與FPGA之間通過HPI接口、GPIO接口和McBSP串口相連，所述FPGA上連接有JTAG接口仿真器和FLASH程序存儲(chǔ)單元，所述FPGA的數(shù)據(jù)輸入端通過相連的LVDS接口單元接收數(shù)據(jù)。該壓縮器具有數(shù)據(jù)處理能力強(qiáng)、并行性能好、可靠性高、易于擴(kuò)展的優(yōu)點(diǎn)，可以廣泛應(yīng)用于實(shí)時(shí)數(shù)據(jù)壓縮場(chǎng)合，特別是應(yīng)用于衛(wèi)星遙感、高空攝影等圖像輸入碼速率高以及對(duì)重建圖像質(zhì)量、設(shè)備可靠性等方面有特殊要求的場(chǎng)合。
文檔編號(hào)H03M7/30GK202798677SQ20122042728
公開日2013年3月13日 申請(qǐng)日期2012年8月27日 優(yōu)先權(quán)日2012年8月27日
發(fā)明者劉有志, 唐新華, 羅文理, 李志金, 諶志東, 劉克勤 申請(qǐng)人:湖南大唐先一科技有限公司