半導體裝置、以及具備該半導體裝置的時鐘數(shù)據(jù)恢復系統(tǒng)的制作方法
【專利摘要】半導體裝置具備鎖存電路(1)。鎖存電路(1)具備：采樣部(10)，對從差動輸入節(jié)點(SINB、SIN)提供給差動對晶體管(10c、10d)的柵極的差動輸入信號進行鎖存；共用調(diào)節(jié)部(11)，基于電流控制信號(SC1)調(diào)節(jié)從差動輸入節(jié)點(SINB、SIN)引入的電流量，從而調(diào)節(jié)差動輸入信號的共用電位；和共用控制部(12)，將電流控制信號(SC1)提供給共用調(diào)節(jié)部(11)，進行控制使得差動對晶體管(10c、10d)在飽和區(qū)進行動作。
【專利說明】半導體裝置、以及具備該半導體裝置的時鐘數(shù)據(jù)恢復系統(tǒng)
【技術領域】
[0001]本發(fā)明涉及具備對接收信號進行鎖存的鎖存電路的半導體裝置以及時鐘數(shù)據(jù)恢復系統(tǒng)。
【背景技術】
[0002]圖8是表示不具有電流源的類型的鎖存電路的電路結構例的圖(例如專利文獻I)。
[0003]在圖8的鎖存電路50中，在時鐘CK為High電平(此時，時鐘CKB為Low電平)時，nMOS晶體管50g被激活。于是，在電阻50a、50b、以及nMOS晶體管50c、50d中流過電流，由此輸出信號OUT、OUTB根掘輸入信號IN、INB而變化。在時鐘CKB為High電平(此時，時鐘CK為Low電平)時，nMOS晶體管50h被激活。于是，在電阻50a、50b、以及nMOS晶體管50e、50f中流過電流，由此輸出信號OUT、OUTB被鎖存。
[0004]對于該鎖存電路50,由于使差動對(differential pair)的nMOS晶體管進行開關動作，因此可高速動作。此外，由于鎖存電路50內(nèi)不具有電流源，因此可實現(xiàn)電源電壓的低電壓化。
[0005]此外，作為對PVT (Process, Voltage and Temperature)的偏差進行修正的方法，專利文獻2以及專利文獻3中記載了利用復制電路的方法。
[0006]在先技術文獻
[0007]專利文獻
[0008]專利文獻I JP特開2010-278544號公報
[0009]專利文獻2 JP特開2010-178094號公報
[0010]專利文獻3 JP特開2008-219678號公報
[0011]發(fā)明的概要
[0012]發(fā)明要解決的課題
[0013]但是，由于圖8所示的鎖存電路50不具有電流源，因此輸出信號OUT、OUTB的共用電位因PVT的偏差而變動。例如，在鎖存電路50的輸出信號0UT、0UTB的共用電位下降時，nMOS晶體管50c、50d處于非飽和狀態(tài)，鎖存電路50的增益下降。由此，輸出信號0UT、0UTB的振幅衰減。因此，鎖存電路50中的差動信號的信號遷移點附近處的不靈敏區(qū)(例如，信號的振幅變小而使得信號的鎖存無法正常進行的區(qū)域)增加，其結果，具備鎖存電路50的接收系統(tǒng)整體的性能下降。該問題在各信號遷移點間的時間即信號的周期短、例如GHz等級(order)的超高速動作中變得更為顯著。此外，在輸入信號的振幅小例如IOOmV等級的低振幅信號被輸入的低振幅動作中變得較為顯著。
[0014]作為修正因這種的PVT的偏差引起的共用電位的變動的方法，列舉了使用例如專利文獻2、專利文獻3中記載的這種復制電路的方法。但是，在專利文獻2、專利文獻3公開的技術中，由于調(diào)節(jié)電路的驅(qū)動所使用的偏置電流源中流過的電流量從而修正因PVT的偏差等引起的輸出信號的偏差，因此無法適用于不具有電流源的類型的鎖存電路。
【發(fā)明內(nèi)容】

[0015]鑒于上述問題，本發(fā)明的目的在于提供一種對于具備鎖存電路的半導體裝置即便因PVT偏差等而共用電位變動的情況下也能夠抑制鎖存電路的增益的下降的結構。
[0016]用于解決課題的手段
[0017]在本發(fā)明的第I方式中，半導體裝置具備鎖存電路。所述鎖存電路具備:采樣部，其具有差動輸入節(jié)點被連接于柵極的差動對晶體管，對從所述差動輸入節(jié)點向所述差動對晶體管的柵極提供的差動輸入信號進行鎖存；共用調(diào)節(jié)部，其構成為從所述差動輸入節(jié)點引入電流，通過基于電流控制信號調(diào)節(jié)所引入的電流量，來調(diào)節(jié)所述差動輸入信號的共用電位；和共用控制部，其將所述電流控制信號提供給所述共用調(diào)節(jié)部，進行控制使得所述差動對晶體管在飽和區(qū)進行動作。
[0018]根據(jù)該第I方式，即便因PVT偏差等而連接于差動對晶體管的漏極的節(jié)點的共用電位發(fā)生了變動，也可調(diào)節(jié)差動輸入信號的共用電位而使得差動對晶體管在飽和區(qū)進行動作。由此，能夠防止因例如差動對晶體管的漏極所連接的節(jié)點的共用電位的變動而引起差動對晶體管進入非飽和區(qū)，能夠抑制鎖存電路以及具備該鎖存電路的半導體裝置的增益的下降。由此，能夠抑制在信號的遷移點附近產(chǎn)生的不靈敏區(qū)的擴展。因此，能夠確保半導體裝置的鎖存的性能、信號接收性能。
[0019]在本發(fā)明的第2方式中，時鐘數(shù)據(jù)恢復系統(tǒng)具備所述第I方式的半導體裝置、以及接收由所述半導體裝置的采樣部進行了采樣之后的信號的數(shù)字濾波器部。
[0020]這樣，時鐘數(shù)據(jù)恢復系統(tǒng)通過具備第I方式的半導體裝置，因PVT的偏差引起的半導體裝置的增益下降得到抑制。因此，與不使用本方式的半導體裝置的情況相比，能夠提高時鐘數(shù)據(jù)恢復系統(tǒng)的接收系統(tǒng)整體的性能。
[0021]發(fā)明的效果
[0022]根據(jù)本發(fā)明，即便因PVT偏差等而共用電位發(fā)生變動，也能夠抑制半導體裝置的增益的下降。因此，能夠確保半導體裝置以及具備該半導體裝置的時鐘數(shù)據(jù)恢復系統(tǒng)的接收性能。
【專利附圖】

【附圖說明】
[0023]圖1是表示第I實施方式所涉及的半導體裝置的結構例的圖。
[0024]圖2是表示規(guī)定電位生成部的其他結構例的圖。
[0025]圖3是表示第I實施方式所涉及的半導體裝置的其他結構例的圖。
[0026]圖4是表示第2實施方式所涉及的半導體裝置的結構例的圖。
[0027]圖5是表示時鐘數(shù)據(jù)恢復系統(tǒng)的結構例的圖。
[0028]圖6是表示第3實施方式所涉及的半導體裝置的結構例的圖。
[0029]圖7是表示共用控制部的其他結構例的圖。
[0030]圖8是表示現(xiàn)有的鎖存電路的結構例的圖。
【具體實施方式】
[0031]以下，參照附圖來說明本發(fā)明的實施方式。再者，在以下的各實施方式的說明中，對于共同的構成要素，賦予同一符號而省略其詳細的說明。
[0032]<第I實施方式>
[0033]圖1是表示本發(fā)明的第I實施方式所涉及的半導體裝置的電路結構例的圖。
[0034]鎖存電路I具備采樣部10、共用調(diào)節(jié)部11以及共用控制部12。
[0035]采樣部10具備:各自的柵極與差動輸入節(jié)點SINB、SIN連接的作為差動對晶體管的nMOS晶體管10c、10d ；由各自的柵極與nMOS晶體管10c、10d的漏極連接的一對晶體管構成的作為保持電路的nMOS晶體管10e、10f ;柵極接收作為第I時鐘信號的時鐘CK^nMOS晶體管10c、10d的動作進行導通截止控制的nMOS晶體管IOg ;柵極接收作為第2時鐘信號的時鐘CKB，對nMOS晶體管10e、10f的動作進行導通截止控制的nMOS晶體管IOh ;在電源與nMOS晶體管10c、10d以及nMOS晶體管10e、10f的各個晶體管之間分別連接，各自的柵極被連接于地線的作為負載電路的PMOS晶體管10a、10b。
[0036]這樣，采樣部10不具備電流源。因此，可實現(xiàn)電源電壓的低電壓化。此外，作為差動對晶體管以及數(shù)據(jù)保持用的晶體管，由于使用nMOS晶體管，因此可實現(xiàn)高速動作。
[0037]采樣部10中，在時鐘CK為High電平(此時時鐘CKB為Low電平)時，nMOS晶體管IOg被激活，在PMOS晶體管10a、10b、以及nMOS晶體管10c、10d中流過電流。并且，根據(jù)nMOS晶體管10c、10d的柵極被輸入的差動輸入信號，從與nMOS晶體管10c、10d的漏極連接的輸出節(jié)點OUT、OUTB輸出的輸出信號切換至High電平或者Low電平的任一者。再者，在以后的說明中，假定對從輸出節(jié)點OUT、OUTB輸出的輸出信號也賦予OUT、OUTB的符號。在時鐘CKB為High電平(此時時鐘CK為Low電平)時，nMOS晶體管IOh被激活，在pMOS晶體管10a、10b、以及nMOS晶體管10e、10f中流過電流。并且，時鐘CKB變?yōu)镠igh時的輸出信號OUT、OUTB由pMOS晶體管10a、10b以及nMOS晶體管10e、10f進行保持。
`[0038]在鎖存電路I的前級連接作為輸出電路的輸出放大器13。輸出放大器13具備:差動對晶體管13c、13d ;偏置Vbiasl提供給柵極的nMOS晶體管13e ;和作為負載電路的電阻13a、13b。輸出放大器13中，作為差動對晶體管的nMOS晶體管13c、13d的柵極接收差動信號IN、INB，將反轉(zhuǎn)放大后的信號對差動輸入節(jié)點SINB、SIN(即，采樣部10的差動對晶體管10c、10d的柵極)作為差動輸入信號而輸出。再者，在以后的說明中，假定對輸出至差動輸入節(jié)點SINB、SIN的差動輸入信號也賦予SINB、SIN的符號。此外，盡管未圖示，但在輸出放大器13的前級連接與輸出放大器13相同的電路結構的前置放大器。
[0039]共用調(diào)節(jié)部11具備作為第I以及第2晶體管的nMOS晶體管11a、lib。nMOS晶體管I la、I Ib各自的漏極連接于差動輸入節(jié)點SIN、SINB (第I以及第2節(jié)點)的各個節(jié)點，各自的源極連接于地線。此外，對nMOS晶體管IlaUlb的柵極提供從共用控制部12輸出的電流控制信號SCI。共用調(diào)節(jié)部11中，根據(jù)提供給該柵極的電流控制信號SCl的電壓值，從差動輸入節(jié)點SIN、SINB引入的電流即nMOS晶體管IlaUlb中流過的電流量發(fā)生變化。nMOS晶體管IlaUlb中流動的電流流過輸出放大器13的電阻13b、13a，由此差動輸入信號SIN、SINB的共用電位發(fā)生變化。
[0040]共用控制部12具備規(guī)定電位生成部101、差動放大器102、以及復制部103。
[0041]復制部103具備:作為采樣部10之中的一部分的復制(副本，replica)的復制采樣部110、作為共用調(diào)節(jié)部11之中一部分的復制的復制共用調(diào)節(jié)部111、作為輸出放大器13之中的一部分的復制的復制輸出電路113、以及作為輸出放大器13的前級所設置的前置放大器之中的一部分的復制的復制部件114。
[0042]復制采樣部110具備在電源與輸出節(jié)點SDl之間連接的pMOS晶體管110a、以及在輸出節(jié)點SDl與地線之間串聯(lián)連接的作為第I復制晶體管的nMOS晶體管IlOc以及nMOS晶體管110g。輸出節(jié)點SDl與后述的差動放大器102的反相輸入端子連接。此外，pMOS晶體管IlOa的柵極連接于地線，nMOS晶體管IlOg的柵極連接于電源。例如，pMOS晶體管IlOa是負載電路IOa的復制，nMOS晶體管110c、IlOg分別是nMOS晶體管10c、10g的復制。再者，作為nMOS晶體管110c，也可以取代nMOS晶體管IOc而使用nMOS晶體管IOd的復制，作為pMOS晶體管110a，也可以取代pMOS晶體管IOa而使用pMOS晶體管IOb的復制。
[0043]復制輸出電路113具備在電源與輸出節(jié)點SD2之間連接的電阻113a、以及在輸出節(jié)點SD2與地線之間串聯(lián)連接的nMOS晶體管113c、113e。輸出節(jié)點SD2與復制采樣部110的nMOS晶體管IlOc的柵極連接。此外，對nMOS晶體管113e的柵極提供偏置Vbiasl。例如，電阻113a是電阻13a的復制，nMOS晶體管113c、113e分別是nMOS晶體管13c、13e的復制。再者，作為nMOS晶體管113c，也可以取代nMOS晶體管13c而使用nMOS晶體管13d的復制，作為電阻113a，也可以取代電阻13a而使用電阻13b的復制。
[0044]復制共用調(diào)節(jié)部111具備在輸出節(jié)點SD2與地線之間連接的作為第2復制晶體管的nMOS晶體管111b。在nMOS晶體管Illb的柵極連接后述的差動放大器102的輸出節(jié)點。例如，nMOS晶體管Illb是nMOS晶體管Ilb的復制。再者，作為nMOS晶體管111b，也可以取代nMOS晶體管Ilb而使用nMOS晶體管Ila的復制。
[0045]復制部件114具備在輸出節(jié)點與電源之間連接的電阻114a、以及在輸出節(jié)點與地線之間串聯(lián)連接的nMOS晶體管114c、114e。輸出節(jié)點與復制輸出電路113的nMOS晶體管113c的柵極連接。此外，對nMOS晶體管114e的柵極提供偏置Vbias2，nMOS晶體管114c的柵極連接于電源。再者，盡管未圖示，但復制部件114的電阻114a以及nMOS晶體管114c、114e分別是在輸出放大器13的前級設置的前置放大器內(nèi)包含的電阻以及nMOS晶體管的復制。
[0046]在復制部103中，分別設定復制晶體管(pMOS晶體管以及nMOS晶體管)以及復制源的晶體管(PM0S晶體管以及nMOS晶體管)的溝道長度以及溝道寬度的尺寸，使得差動輸入節(jié)點SIN、SINB所連接的共用調(diào)節(jié)部11中被引入的電流與nMOS晶體管Illb的漏極所連接的復制共用調(diào)節(jié)部111中被引入的電流大致相同。具體而言，例如nMOS晶體管113c、lllb、110c、以及pMOS晶體管IlOa各自的溝道長度以及溝道寬度的尺寸被設定為與nMOS晶體管13c、llb、10c、W&pM0S晶體管IOa各自的溝道長度以及溝道寬度的尺寸分別大致相同。此外，nMOS晶體管113e、IlOg各自的溝道寬度的尺寸被設定為nMOS晶體管13e、10g各自的溝道寬度尺寸的大致1/2，各自的溝道長度的尺寸分別被設定為大致相同。
[0047]此外，復制部103中包含的電阻被設定為與復制源的電阻大致相同的電阻值。例如，電阻113a被設定為與電阻13a大致相同的電阻值。
[0048]復制部件114中，也與上述同樣地設定電阻的電阻值以及晶體管的尺寸。
[0049]由此，共用調(diào)節(jié)部11中引入的電流與復制共用調(diào)節(jié)部111中引入的電流成為大致相同的電流量。
[0050]再者，在本實施方式中，所謂“大致”假定包含±10%的誤差，在以下的各實施方式中也同樣。[0051]規(guī)定電位生成部101具備在電源與地線之間串聯(lián)連接的作為第I以及第2電阻的電阻101a、101b，作為電阻IOla與電阻IOlb之間的輸出節(jié)點的規(guī)定電位節(jié)點VDl連接于后述的差動放大器102的同相輸入端子。因此，規(guī)定電位生成部101將被電阻IOla和電阻IOlb進行分壓之后的下式(I)所示的Vout輸出至差動放大器102的同相輸入端子。
[0052][式I]
【權利要求】
1.一種半導體裝置，其具備鎖存電路，所述半導體裝置的特征在于， 所述鎖存電路具備: 采樣部，其具有差動輸入節(jié)點被連接于柵極的差動對晶體管，對從所述差動輸入節(jié)點向所述差動對晶體管的柵極提供的差動輸入信號進行鎖存； 共用調(diào)節(jié)部，其構成為從所述差動輸入節(jié)點引入電流，通過基于電流控制信號調(diào)節(jié)所引入的電流量，來調(diào)節(jié)所述差動輸入信號的共用電位；和 共用控制部，其將所述電流控制信號提供給所述共用調(diào)節(jié)部，進行控制使得所述差動對晶體管在飽和區(qū)進行動作。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于， 具備多個所述采樣部， 所述各采樣部的所述差動對晶體管的柵極與連接于所述共用調(diào)節(jié)部的所述差動輸入節(jié)點共同連接。
3.根據(jù)權利要求1所述的半導體裝置，其特征在于， 具備多個所述采樣部以及所述共用調(diào)節(jié)部， 所述各采樣部的所述差動對晶體管的柵極與各自連接于所述各共用調(diào)節(jié)部的彼此不同的所述差動輸入節(jié)點分別連接， 所述各共用調(diào)節(jié)部共同接收所述電流控制信號。
4.根據(jù)權利要求1所述的半導體裝置，其特征在于，` 還具備對所述差動輸入節(jié)點輸出所述差動輸入信號的輸出電路， 所述共用調(diào)節(jié)部具備第I以及第2晶體管，該第I以及第2晶體管在各自的柵極接收所述電流控制信號、各自的源極與第I電源連接，且各自的漏極與構成所述差動輸入節(jié)點的第I以及第2節(jié)點分別連接。
5.根據(jù)權利要求4所述的半導體裝置，其特征在于， 所述共用控制部具備: 規(guī)定電位生成部，其生成規(guī)定電位的信號，將所生成的信號輸出至規(guī)定電位節(jié)點；和復制部，該復制部是所述采樣部、所述共用調(diào)節(jié)部、以及所述輸出電路的一部分或者全部的復制； 所述復制部具備: 復制采樣部，該復制采樣部是所述采樣部的一部分或者全部的復制，具有作為構成所述差動對晶體管的晶體管之中的任意一個的復制的第I復制晶體管，該第I復制晶體管的漏極連接于所述復制部的輸出節(jié)點； 復制共用調(diào)節(jié)部，該復制共用調(diào)節(jié)部是所述共用調(diào)節(jié)部的一部分或者全部的復制，具有在柵極接收所述電流控制信號、源極連接于所述第I電源、漏極連接于輸出節(jié)點的所述第I以及第2晶體管之中的任意一個的復制即第2復制晶體管，該輸出節(jié)點連接于所述第I復制晶體管的柵極；和 復制輸出電路，該復制輸出電路是所述輸出電路的一部分或者全部的復制，其輸出節(jié)點連接于所述第I復制晶體管的柵極， 所述共用控制部還具備:放大器，在一個輸入端連接所述復制部的輸出節(jié)點，在另一個輸入端連接所述規(guī)定電位節(jié)點，輸出讓雙方的輸入端的電位被調(diào)節(jié)成大致同一電位的所述電流控制信號。
6.根據(jù)權利要求5所述的半導體裝置，其特征在于， 在所述復制采樣部、所述復制共用調(diào)節(jié)部、以及所述復制輸出電路中，晶體管的溝道寬度尺寸以及電阻的電阻值被設定成讓所述復制共用調(diào)節(jié)部中引入的電流量成為所述共用調(diào)節(jié)部中引入的電流量的約I/η倍，其中η>1。
7.根據(jù)權利要求5所述的半導體裝置，其特征在于， 在所述復制采樣部、所述復制共用調(diào)節(jié)部、以及所述復制輸出電路中，晶體管的溝道寬度尺寸以及電阻的電阻值被設定成讓所述復制共用調(diào)節(jié)部中引入的電流量成為所述共用調(diào)節(jié)部中引入的電流量的約η倍，其中η>1。
8.根據(jù)權利要求5所述的半導體裝置，其特征在于， 所述規(guī)定電位生成部具備在所述第I電源與第2電源之間串聯(lián)連接的第I以及第2電阻，所述第I電阻與所述第2電阻之間的節(jié)點連接于所述規(guī)定電位節(jié)點。
9.根據(jù)權利要求5所述的半導體裝置，其特征在于， 所述采樣部具備: 第I以及第2負載電路，各自的一端連接于第2電源，各自的另一端分別連接于所述差動對晶體管的各個晶體管的漏極；和 第3晶體管，其柵極接收第I 時鐘信號，對所述差動對晶體管的動作進行導通截止控 制， 所述規(guī)定電位生成部具備: 在所述第2電源與所述規(guī)定電位節(jié)點之間連接的所述第I或者第2負載電路的復制；和 構成在所述規(guī)定電位節(jié)點與所述第I電源之間串聯(lián)連接的所述差動對晶體管的晶體管之中的任意一個的復制、以及所述第3晶體管的復制。
10.根據(jù)權利要求1所述的半導體裝置，其特征在于， 所述采樣部具備: 第I晶體管，其柵極接收第I時鐘信號，對所述差動對晶體管的動作進行導通截止控制； 第2晶體管，其柵極接收作為所述第I時鐘信號的反相位的第2時鐘信號； 保持電路，其動作被所述第2晶體管進行導通截止控制，對從所述差動對晶體管輸入的數(shù)據(jù)進行保持；和 負載電路，其連接在所述差動對晶體管以及所述保持電路各自與第2電源之間。
11.一種時鐘數(shù)據(jù)恢復系統(tǒng)，其具備: 權利要求1至10任一項所述的半導體裝置；和 數(shù)字濾波器部，接收由所述半 導體裝置的采樣部進行采樣之后的信號。
【文檔編號】H03K3/3562GK103891141SQ201280052332
【公開日】2014年6月25日 申請日期:2012年4月4日 優(yōu)先權日:2011年10月28日
【發(fā)明者】新名亮規(guī) 申請人:松下電器產(chǎn)業(yè)株式會社