模數(shù)轉(zhuǎn)換器中的數(shù)字誤差校正的制作方法
【專利摘要】一種模數(shù)轉(zhuǎn)換器(ADC)(15)，其提供數(shù)字誤差校正。并行ADC級時鐘同步以將模擬輸入信號(A?IN)轉(zhuǎn)換成數(shù)字字；數(shù)字輸出(D?OUT)中的至少一個根據(jù)誤差校正碼被編碼。決策邏輯組件(24)解碼包括來自并行級的數(shù)字輸出的級聯(lián)的代碼字，以得出數(shù)字輸出，根據(jù)所述數(shù)字輸出，能夠得到對應(yīng)于模擬輸入信號的數(shù)字輸出字。決策邏輯組件(24)能夠提供誤差信號，其用于在系統(tǒng)碼的情況下校正來自ADC級的其中之一的一位或更多位數(shù)字輸出的狀態(tài)；可選地，決策邏輯組件能夠直接解碼代碼字來提供數(shù)字輸出。該結(jié)構(gòu)可以應(yīng)用到流水線ADC的各個級。
【專利說明】模數(shù)轉(zhuǎn)換器中的數(shù)字誤差校正
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般涉及模數(shù)轉(zhuǎn)換器電路，并且更具體地，涉及這種電路中的誤差校正和補償。
【背景技術(shù)】
[0002]盡管近幾年來電子電路和系統(tǒng)的數(shù)字化的趨勢在繼續(xù)，現(xiàn)代電子系統(tǒng)仍然必須經(jīng)常處理和產(chǎn)生模擬域中的電信號。例如，在許多現(xiàn)代通信技術(shù)中，模擬信號被發(fā)送和接收，并且模擬信號應(yīng)用于儀器儀表和控制系統(tǒng)中。因此，要求數(shù)據(jù)轉(zhuǎn)換器電路提供數(shù)字和模擬域之間的接口，特別是在應(yīng)用數(shù)字信號處理的那些系統(tǒng)中。作為本領(lǐng)域中基本的，模數(shù)轉(zhuǎn)換器(ADC)將模擬測量值或信號轉(zhuǎn)換成應(yīng)用數(shù)字信號處理的數(shù)字?jǐn)?shù)據(jù)。相反地，數(shù)模轉(zhuǎn)換器(DAC)將數(shù)字?jǐn)?shù)據(jù)轉(zhuǎn)換成模擬信號，用于物理裝置的傳動或致動。
[0003]現(xiàn)代數(shù)據(jù)轉(zhuǎn)換器電路中的進(jìn)展已產(chǎn)生極準(zhǔn)確、高速的數(shù)據(jù)轉(zhuǎn)換功能。例如，具有12到24位的分辨率,采樣率高達(dá)每秒幾十兆次采樣的ADC現(xiàn)在從Texas Instruments (德州儀器)公司可以買到。這種性能等級不僅需要非常快速的切換速度，而且需要極高程度的精度。因此，在設(shè)計現(xiàn)代數(shù)據(jù)轉(zhuǎn)換器電路中存在艱難權(quán)衡。通常，設(shè)計者和制造商面臨著電路復(fù)雜性和成本、采樣率和準(zhǔn)確度的三方權(quán)衡。
[0004]一種已知類型的模數(shù)轉(zhuǎn)換器被稱為流水線ADC，其現(xiàn)在將相對于圖1描述。在該示例中，流水線ADC具有三級IOtl到IO2，其中每一級將產(chǎn)生一個或更多個對應(yīng)于模擬輸入信號的幅值的數(shù)字位。首先，或最顯著地，流水線級IOtl在終端ANAL0G_IN(模擬輸入)接收輸入模擬信號，在輸出端DO上產(chǎn)生一個或更多個數(shù)字位，并且還產(chǎn)生被提供給下一流水線級IO1的模擬余量。流水線級IO1類似地根據(jù)來自級IO1的這個余量在輸出端Dl上產(chǎn)生一個或更多個數(shù)字位，并產(chǎn)生被轉(zhuǎn)發(fā)到下一流水線級IO2的模擬余量。級IO2在輸出端D2上產(chǎn)生對應(yīng)于來自級IO1的余量的一個或更多個數(shù)字位，如果模擬余量存在，則將余量轉(zhuǎn)發(fā)到下一級(未示出)。通過D2的數(shù)字輸出端DO連接到數(shù)字校正功能件11，其將來自ADC3的數(shù)字位加和到線路DIGITAL_0UT(數(shù)字輸出)上的最后的數(shù)字輸出。
[0005]流水線級IOtl到IO2類似地構(gòu)造為彼此。在這種常規(guī)的構(gòu)造中，通過示例的方式參考級IOtl,到所述級的輸入端連接到采樣保持電路2的輸入端，其被計時以接收并存儲對應(yīng)于該輸入端的電壓的模擬電壓。米樣保持2的輸出施加到模數(shù)轉(zhuǎn)換器(ADC) 3的輸入端，并且也施加到模擬加法器4的輸入端。ADC3在輸出端線路DO上產(chǎn)生包含一位或更多位的數(shù)字輸出；該數(shù)字輸出也施加到數(shù)模轉(zhuǎn)換器(DAC) 5的輸入端。在許多普遍情況下，流水線ADC每級10產(chǎn)生“ 1.5”位，指的是每個ADC3產(chǎn)生兩位輸出，但一些位通過數(shù)字校正功能件11數(shù)字地組合以獲得數(shù)字誤差校正的目的，如本領(lǐng)域中已知的。DAC5也接收該數(shù)字值，并以常規(guī)方式產(chǎn)生模擬信號，該模擬信號由加法器4從模擬輸入信號中減去，以產(chǎn)生被轉(zhuǎn)發(fā)到下一級IO1的余量信號。該余量相當(dāng)于輸入模擬信號本身和對應(yīng)數(shù)字“整數(shù)”的模擬信號之間的差，其中該數(shù)字“整數(shù)”接近輸入模擬信號的幅值；因此下一級IO1數(shù)字化此余量值以產(chǎn)生最高有效位(一位或更多位)。增益級7 “增益”來自加法器4的余量，使得余量模擬信號在下一級IO1的整個輸入動態(tài)范圍上改變，以避免級到級的靈敏度損失。
[0006]對于給定精度水平(即，輸出字中的位數(shù))，圖1的常規(guī)流水線ADC方法在模數(shù)轉(zhuǎn)換過程中提供某種程度的誤差校正，如每級產(chǎn)生的數(shù)字位數(shù)量和級的數(shù)量所定義的。然而，為了改進(jìn)誤差校正性能，設(shè)計者必須要么增加流水線級的數(shù)目，要么增加每一級產(chǎn)生的數(shù)字位的數(shù)目，兩者中的任何一個都會增加電路的復(fù)雜性以及成本，并且會降低電路的采樣率性能。
[0007]改善模數(shù)轉(zhuǎn)換準(zhǔn)確度的另一種常規(guī)方法在本領(lǐng)域中被稱為“抖動(dithering) ”。抖動解決因ADC中的系統(tǒng)誤差造成的非準(zhǔn)確性。如本領(lǐng)域中已知的，系統(tǒng)誤差是ADC功能件的具體電路實現(xiàn)中的固有誤差。ADC中的系統(tǒng)誤差的一種表現(xiàn)反映為微分非線性性(DNL)，這是數(shù)字輸出值之間的實際模擬步長寬度和理想值步長寬度(即，一 LSB)之間的差的度量。系統(tǒng)誤差也通過積分非線性性(INL)反映，這是整個量程范圍上實際傳遞函數(shù)與理想直線傳遞函數(shù)的偏差。根據(jù)該技術(shù)，偽隨機(jī)噪聲在模數(shù)轉(zhuǎn)換之前被加到模擬信號，其中，噪聲影響在數(shù)字域中被從數(shù)字輸出中減去以移除隨機(jī)噪聲的影響和ADC中的一些系統(tǒng)誤差。然而，抖動技術(shù)必然引入額外開銷電路到模擬接口中，具體是，注入隨機(jī)噪聲到輸入信號路徑中所必需的電路。
[0008]通過進(jìn)一步背景，ADC過程中動態(tài)誤差的轉(zhuǎn)換后數(shù)字補償，尤其是典型ADC級內(nèi)跟蹤和保持功能件中的動態(tài)誤差，也是一種已知技術(shù)。根據(jù)本方法，在ADC校準(zhǔn)過程中，數(shù)字信號處理器為跟蹤和保持功能件提取模型參數(shù)。然后這些模型參數(shù)通過數(shù)字補償傳遞函數(shù)由數(shù)字信號處理器應(yīng)用。然而，非線性補償函數(shù)必然在數(shù)字電路上插入大量計算負(fù)擔(dān)，如明顯要求數(shù)字信號處理器獲得和應(yīng)用該補償。
[0009]通過進(jìn)一步背景，時間交錯ADC電路在本領(lǐng)域中是已知的。根據(jù)這個結(jié)構(gòu)中，多個ADC電路接收相同的輸入模擬信號，但以時間交錯的方式操作，以產(chǎn)生高數(shù)據(jù)速率數(shù)字輸出。因此每一個ADC能夠以比最后的輸出數(shù)據(jù)流低得多的速度操作。

【發(fā)明內(nèi)容】

[0010]示例性實施例提供模數(shù)轉(zhuǎn)換器(ADC)結(jié)構(gòu)，其提供具有適度電路復(fù)雜性的更高準(zhǔn)確度轉(zhuǎn)換。
[0011]在實施例提供的結(jié)構(gòu)中，能夠?qū)崿F(xiàn)模擬精度、轉(zhuǎn)換速度以及耗電量之間的權(quán)衡。
[0012]在實施例提供的結(jié)構(gòu)中，實現(xiàn)具有適度數(shù)字計算負(fù)荷的極好準(zhǔn)確度性能，而不影響模擬精度。
[0013]在實施例提供的這種結(jié)構(gòu)中，流水線ADC中的每級都能夠以更高的準(zhǔn)確度操作。
[0014]在參考下面的描述連同其附圖時，本發(fā)明實施例的其他目的和優(yōu)點對于本領(lǐng)域技術(shù)人員而言將是明顯的。
[0015]實施例可以通過提供兩個接收模擬輸入信號并同步時鐘以每個都將模擬信號轉(zhuǎn)換成相應(yīng)的數(shù)字字的ADC級而實現(xiàn)模數(shù)轉(zhuǎn)換(ADC)結(jié)構(gòu)。這兩個數(shù)字字被統(tǒng)稱為表示k位信息字(k〈n)的η位代碼字，其中ADC級的其中之一的輸出被稱為信息字，而另一個ADC級的輸出被稱為奇偶校驗位。信息字和奇偶校驗位被提供到數(shù)字解碼電路，該電路根據(jù)誤差校正碼解碼所述η位代碼字。解碼的輸出提供誤差字輸出，其被應(yīng)用到數(shù)據(jù)路徑中的校正邏輯組件中，以校正信息字中的誤差位?？商鎿Q地，數(shù)字解碼電路可以直接將解碼的信息位提供為數(shù)字輸出；在這種情況下，系統(tǒng)或非系統(tǒng)誤差校正碼的任一個都可以實現(xiàn)。
【專利附圖】

【附圖說明】
[0016]圖1是方框圖形式的常規(guī)流水線模數(shù)轉(zhuǎn)換器的電氣圖。
[0017]圖2是根據(jù)實施例的方框圖形式的模數(shù)轉(zhuǎn)換器的電氣圖。
[0018]圖3是根據(jù)另一個實施例的方框圖形式的模數(shù)轉(zhuǎn)換器的電氣圖。
[0019]圖4a是根據(jù)實施例的方框圖形式的與模數(shù)轉(zhuǎn)換器中的ADC級關(guān)聯(lián)的所實現(xiàn)的信號調(diào)節(jié)電路的電氣圖。
[0020]圖4b示出圖4a的信號調(diào)節(jié)電路的操作的電壓圖。
[0021]圖5示出ADC級的微分非線性圖。
[0022]圖6示出實施例的模數(shù)轉(zhuǎn)換器的各種實現(xiàn)的準(zhǔn)確度性能的圖示。
[0023]圖7是根據(jù)實施例的方框圖形式的流水線模數(shù)轉(zhuǎn)換器的電氣圖。
【具體實施方式】
[0024]本發(fā)明原理的實現(xiàn)通過非限制性說明的方式由模數(shù)轉(zhuǎn)換器的示例性實施例示出。
[0025]現(xiàn)參考圖2，其描述了模數(shù)轉(zhuǎn)換器(ADC) 15的結(jié)構(gòu)和操作。根據(jù)本實施例，ADC15可作為獨立的ADC電路，例如，實現(xiàn)為單獨的集成電路，或作為較大規(guī)模集成電路(如現(xiàn)在常用的單片通信或處理電路)內(nèi)的單級ADC電路，或作為流水線ADC電路中的級，其實例將在下文進(jìn)一步詳細(xì)描述?？梢韵氲?，參考本說明書的本領(lǐng)域技術(shù)人員將能夠容易地把本實施例的ADC15以及根據(jù)本說明書中描述的其他實施例的那些ADC并入到任意數(shù)量的最終使用的集成電路和應(yīng)用中，而無需過多的實驗。
[0026]如圖2所示，ADC15執(zhí)行接收模擬輸入信號A_IN并將其轉(zhuǎn)換成k位的數(shù)字輸出字D_0UT的功能。根據(jù)本實施例，ADC15包括兩個并行的模數(shù)轉(zhuǎn)換器(ADC)功能件20、22，兩者均具有接收模擬輸入信號A_IN的模擬輸入端，并且在此實例中，由相同的時鐘信號CLK提供時鐘同步。因此，兩個ADC功能件20、22執(zhí)行模擬輸入信號A_IN的模數(shù)轉(zhuǎn)換，其中該模擬輸入信號A_IN在名義上是在相同時間點上被采樣(例如，根據(jù)常規(guī)結(jié)構(gòu)，由ADC功能件20、22內(nèi)的采樣保持電路采樣，這種采樣由時鐘信號CLK控制)。根據(jù)本發(fā)明實施例，ADC功能件20、22的數(shù)字輸出中的位數(shù)可以不同。在圖2中的ADC15的示例中，由ADC功能件
20、22輸出的數(shù)字位的總數(shù)是η，其中k位由線路INF上的ADC功能件20提供，而n_k位由線路PTY上的ADC功能件提供。
[0027]根據(jù)本實施例，線路INF上的k位和線路PTY上的n_k位的組合根據(jù)誤差校正碼構(gòu)成表示k位信息的η位代碼字。對于系統(tǒng)碼的情況，如根據(jù)該實施例的圖2的ADC15中實現(xiàn)的，由線路INF上的ADC功能件20提供的k位對應(yīng)于代碼字中的“信息”或“有效載荷”位，而由PTY上的ADC功能件22提供的線路n-k位對應(yīng)于該代碼字的“奇偶校驗”或“冗余，，位。在系統(tǒng)碼的情況下，能想到，線路INF上的k位可以表示與采樣后的輸入模擬信號A_IN的幅值直接關(guān)聯(lián)的二進(jìn)制字(即，線路INF上的0000對應(yīng)于最小輸入電平，線路INF上的1111對應(yīng)于最大輸入電平，等)。另一方面，線路PTY上的n-k位由ADC功能件22內(nèi)的電路根據(jù)所實現(xiàn)的具體誤差校正碼而編碼，以對應(yīng)到指定的合適奇偶校驗位。本領(lǐng)域技術(shù)人員將認(rèn)識到，常規(guī)ADC功能件通常包含輸出編碼，例如，選擇性地提供標(biāo)準(zhǔn)二進(jìn)制格式(帶符號的或不帶符號的)、2的補碼、I的補碼等形式的數(shù)字輸出。因此，在本實施例中，這個輸出編碼將被設(shè)置為對應(yīng)到所期望的誤差校正碼所指示的編碼。
[0028]在本實施例中，來自線路INF上的ADC功能件20的k位和來自線路PTY上的ADC功能件22的n-k位被提供給決策邏輯組件24。決策邏輯組件24包括邏輯或可編程電路，其用于根據(jù)所實現(xiàn)的誤差校正碼而解碼線路INF、PTY上提供的η位代碼字，以在線路ERR上生成一組邏輯信號，該組邏輯信號的每一個指示線路INF上提供的k位中的相關(guān)的一位是否錯誤。線路ERR被提供給校正邏輯組件26，其根據(jù)解碼結(jié)果校正線路INF處的邏輯狀態(tài)。
[0029]如本領(lǐng)域已知的，線性系統(tǒng)誤差校正碼能夠按照發(fā)生器矩陣G表示，該發(fā)生器矩陣G是k行k列的單位矩陣Ik和k位信息與它們的n-k個相關(guān)的奇偶校驗位的所有可能的代碼字的矩陣Pk，n_k的產(chǎn)物:
[0030]G = [Ik Pk’n_k]
[0031]此發(fā)生器矩陣G用于編碼k位信息字bk以提供η位代碼字Cn:
[0032]cn = bkG
[0033]在應(yīng)用系統(tǒng)碼的實例中，k位信息字bk是η位代碼字Cn的顯式部分；因而發(fā)生器矩陣G用于創(chuàng)建并附上(前置或附加)n-k個奇偶校驗位。在非系統(tǒng)碼中，信息字不顯示為代碼字的部分，而是整個代碼字被重新編碼。為了解碼接收到的η位代碼字cn(其可以包括由于編碼而損壞的一位或更多位)，恢復(fù)正確的原始編碼的k位信息字bk，用于誤差校正碼的二進(jìn)制奇偶校驗矩陣H被定義為:
[0034]H = [ d In-J
[0035]并被應(yīng)用到接收到的η位代碼字Cn:
[0036]sn_k = cnHT
[0037]從而導(dǎo)出校驗子(syndrome) sn_k,其是指示所接收到的代碼字Cn的η位的任意位是否錯誤的n-k位字，如果是，其中的一位或更多位是誤差位。如果校驗子sn_k是零值，則至少由誤差校正算法檢測到的在所接收的代碼字Cn中沒有誤差。
[0038]再次參照圖2，決策邏輯組件24解碼包含線路INF上的k位和線路PTY上的n_k位的代碼字，例如通過應(yīng)用具體誤差校正碼的合適的奇偶校驗矩陣H到該代碼字?？梢灶A(yù)期，與本發(fā)明有關(guān)的，任何線性誤差校正碼(例如，漢明碼、卷積碼、網(wǎng)格碼)適用于與本發(fā)明有關(guān)的應(yīng)用。響應(yīng)于由解碼操作產(chǎn)生的校驗子sn_k，決策邏輯組件24在k線路ERR上產(chǎn)生邏輯信號，每個邏輯信號與來自ADC功能件20的線路INF上的k位的其中之一相關(guān)，并且表明決策邏輯組件24執(zhí)行的解碼已確定的其相關(guān)的信息位是否錯誤。在這個實例中，校正邏輯組件26由一組異或門實現(xiàn)，每個異或門均具有從線路INF接收k位的其中一位的輸入端和從決策邏輯組件24的線路ERR的相應(yīng)的一個接收邏輯信號的輸入端，并且校正邏輯組件26在其輸出端提供數(shù)字輸出字D_0UT的k位中的相應(yīng)一位。在這個實例中，線路ERR的每個通過“I”電平指示誤差位，并通過“O”電平指示正確位。因此，在操作中，校正邏輯組件26反相線路INF上的k位的狀態(tài)(其中來自決策邏輯組件24的線路ERR上的相應(yīng)的邏輯信號為“I”電平)并傳遞線路INF上的k位的那些狀態(tài)，以產(chǎn)生數(shù)字輸出字D_0UT，其中線路ERR上的相應(yīng)的信號為“O”。因此線路0_0爪上的決策邏輯組件26的輸出端提供模擬輸入信號Α_0Ν的k位數(shù)字轉(zhuǎn)換量。[0039]圖3根據(jù)另一個實施例示出模數(shù)轉(zhuǎn)換器15’。ADC功能件20、22被構(gòu)造為k位和n-k位模數(shù)轉(zhuǎn)換器，如之前所述。并且與之前的類似，ADC功能件20、22在其模擬輸入端并行接收模擬輸入信號A-1N，并從根據(jù)時鐘信號CLK同步要求的模擬輸入信號A_IN的樣本分別在線路INF、PTY上產(chǎn)生k位和n-k位數(shù)字輸出。ADC功能件22的輸出根據(jù)所利用的具體誤差校正碼而被編碼，如之前所用的。線路INF、PTY上的信號被應(yīng)用到?jīng)Q策邏輯組件24’，如在圖2中所示的實施例中。在這個實施例中，決策邏輯組件24’被構(gòu)造為誤差校正解碼器電路，其由定制或可編程邏輯實現(xiàn)，被設(shè)置或編程(根據(jù)具體情況)以針對所利用的誤差校正碼執(zhí)行具體的解碼算法。在本實施例中，誤差校正解碼器24’直接根據(jù)線路INF、PTY上的邏輯信號的級聯(lián)構(gòu)成的代碼字而在線路D_0UT上產(chǎn)生解碼的數(shù)據(jù)字，而不是在線路ERR上產(chǎn)生誤差字，其中，根據(jù)誤差字，可以校正所檢測的ADC功能件20的輸出。
[0040]因此，該實施例的ADC15’適合于系統(tǒng)或非系統(tǒng)誤差校正碼，因為其根據(jù)線路INF、PTY上傳來的代碼字直接產(chǎn)生輸出字D_0UT。對于非系統(tǒng)碼的情況，線路INF上的ADC功能件20產(chǎn)生的信號也將根據(jù)具體的非系統(tǒng)誤差校正碼被編碼，就這一點而言，該信號不一定表示提供給誤差校正解碼器24’的代碼字的“信息”部分。相反，在系統(tǒng)碼的情況下，ADC功能件20將如之前的在輸入端A_IN產(chǎn)生模擬電平的k位數(shù)字轉(zhuǎn)換量，其中線路INF上的相應(yīng)的數(shù)字輸出將對應(yīng)于該代碼字的“信息”部分；線路PTY上的數(shù)字字將根據(jù)具體的誤差校正碼由ADC功能件22編碼，如上所述?？梢灶A(yù)期，參考本說明書的本領(lǐng)域技術(shù)人員將能夠容易地根據(jù)本實施例將系統(tǒng)或非系統(tǒng)誤差校正碼實現(xiàn)到ADC15’中，而無需過多的實驗。
[0041]在結(jié)合圖2和圖3描述的上述實施例的每一個中，如上面提到的，ADC功能件22輸出的n-k位在數(shù)量上可以比ADC功能件20輸出的k位少。因此，ADC功能件22的分辨率本質(zhì)上比ADC功能件20的分辨率低(即，在模擬輸入信號范圍上更少的數(shù)字步長)。例如，如果ADC15U5’應(yīng)用的誤差校正碼是(7，4)漢明碼，則ADC功能件20的線路INF的數(shù)量將是四，而ADC功能件22的線路PTY的數(shù)量將是三。因此ADC功能件20將通過十六個步長數(shù)字化模擬輸入信號，而ADC功能件22將實質(zhì)上通過八個步長數(shù)字化模擬輸入信號。線路INF和PTY上的數(shù)字值的組合將因此不容易產(chǎn)生相干代碼字。
[0042]通過在ADC功能件22處包含信號調(diào)節(jié)電路，使得合適的奇偶校驗位被提供給到?jīng)Q策邏輯組件24、24’的PTY線路，從而克服這個困難。結(jié)合信號調(diào)節(jié)電路的實例的實施例的構(gòu)建和操作在圖4a和4b中示出，現(xiàn)在將進(jìn)行說明。
[0043]圖4a示出具有n-k位ADC功能件22的信號調(diào)節(jié)電路的實現(xiàn)，對于該實例，n_k比k小I。如上通過(7，4)代碼的實例所述的，在這種情況下，ADC功能件22的分辨率是ADC功能件的分辨率的一半。如圖4a所示，模擬輸入信號么_爪施加到閾值比較器30，其將輸入的模擬電平與閾值電壓(例如，接地)比較。比較器30的輸出施加到加法器32的輸入端；加法器32的另一個輸入端接收放大器31放大后的模擬輸入信號A_IN，在這個實例中，其施加了兩個增益。加法器32在節(jié)點Vin AD。處的輸出被施加到ADC功能件22的輸入端。節(jié)點Vtjut處比較器30的輸出也經(jīng)由反相器33施加到反向邏輯組件34，其被構(gòu)造為一組異或門，每個異或門均具有連接到來自ADC功能件22的n-k輸出線路的相關(guān)的一個(在該實例中，在線路P_PTY上)的輸入端；反相邏輯組件34中的每個異或門的其他輸入端接收比較器30的輸出。反相邏輯組件34內(nèi)的異或門的輸出驅(qū)動線路ΡΤΥ，其被施加到?jīng)Q策邏輯組件24、24’，如上相對于圖2和圖3所述。[0044]在操作中，閾值比較器30確定當(dāng)前的模擬輸入信號A_IN是否在其全范圍的上半部分或下半部分中，在本例中，其中，n-k比k小I。因此，比較器30將模擬輸入信號么_爪的當(dāng)前電壓與之比較的閾值電壓標(biāo)稱上在模擬輸入信號A_IN的范圍的中點處。圖4b示出從負(fù)參考電壓-Vkef到正參考電壓+Veef延伸的模擬輸入信號A_IN的標(biāo)稱范圍，由圖50不出。在沒有信號調(diào)節(jié)電路的情況下，此電壓當(dāng)然會直接施加到ADC功能件22的輸入端。在圖4a和4b的實例中，閾值比較器30將模擬輸入電平A-1N與之比較的中點電壓是接地的，或O伏。根據(jù)這個實例，閾值比較器30被構(gòu)造以在節(jié)點Vwt處提供下列響應(yīng)電壓:
[0045]Vout = +Veef Α_ΙΝ〈0 伏；
[0046]Vout = -Veef Α_ΙΝ>0 伏
[0047]在加法器32中，節(jié)點Vtjut處的電壓與模擬輸入信號A_IN的2倍放大的電壓相加，然后得到的總和施加到ADC功能件22的模擬輸入端用于數(shù)字化。因此，施加到ADC功能件22的模擬輸入端的節(jié)點Vin μ處的電壓的行為遵循圖4b的針對低于接地閾值電壓的模擬輸入信號么_爪的圖52N:
[0048]Vinjwc = +VEEF+2V0Ut Α_ΙΝ〈0 伏
[0049]并遵循針對高于接地閾值電壓的模擬輸入信號A_IN的圖52P:
[0050]Vinjwc = -VEEF+2V0Ut Α_ΙΝ>0 伏
[0051]從圖4b中的圖52N、52P明顯看出，施加到ADC功能件22的模擬電壓被調(diào)節(jié)以在整個輸入范圍上擴(kuò)大兩倍，并在模擬輸入信號A_IN的標(biāo)稱范圍-Vkef到+Veef上擴(kuò)大。從而該輸入信號的調(diào)節(jié)允許n-k位ADC功能件22在相同步長分辨率上操作，如k位ADC功能件20，其中n-k比k小I。
[0052]為完成本實施例的信號調(diào)節(jié)功能，尤其是確保決策邏輯組件24、24’執(zhí)行的合適的誤差校正，ADC功能件22的輸出通過反相邏輯組件34修正，以響應(yīng)于比較器30的閾值確定。對于(7，4)漢明碼的實例，對應(yīng)于相鄰信息狀態(tài)(即，對應(yīng)于ADC功能件20的輸出端處的單個LSB的變化)的代碼字彼此相差三個位的位置。因此，根據(jù)本實施例，線路INF和PTY上的代碼字的編碼對應(yīng)于:
[0053]
【權(quán)利要求】
1.一種模數(shù)轉(zhuǎn)換器，其包括: 第一模數(shù)轉(zhuǎn)換器級，即第一 ADC級，其具有接收模擬輸入信號的輸入端，并具有數(shù)字輸出端，用于在所述數(shù)字輸出端產(chǎn)生對應(yīng)于所述模擬輸入信號的樣本的數(shù)據(jù)字； 第二 ADC級，其具有接收所述模擬輸入信號的輸入端，并具有數(shù)字輸出端，用于根據(jù)誤差校正碼在所述數(shù)字輸出端產(chǎn)生對應(yīng)于所述模擬輸入信號的樣本的數(shù)據(jù)字；和 決策邏輯組件，其具有耦合到所述第一 ADC級和所述第二 ADC級的所述數(shù)字輸出端的數(shù)字輸入端，用于將來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字解碼成解碼的數(shù)字字，以響應(yīng)于所述第一 ADC級和所述第二 ADC級的數(shù)字輸出。
2.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其中所述決策邏輯組件根據(jù)誤差校正碼解碼來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字以在誤差輸出端提供誤差字，其表示由所述第一 ADC級提供的數(shù)字?jǐn)?shù)據(jù)字中的誤差位； 并且所述模數(shù)轉(zhuǎn)換器進(jìn)一步包括: 校正邏輯組件，其具有耦合到所述第一 ADC級的所述輸出端的輸入端并具有耦合到所述決 策邏輯組件的所述誤差輸出端的輸入端，所述校正邏輯組件用于校正由所述第一 ADC級提供的所述數(shù)據(jù)字以響應(yīng)于所述誤差字，并在輸出端提供對應(yīng)于所述模擬輸入信號的樣本的數(shù)字轉(zhuǎn)換量的校正的數(shù)字?jǐn)?shù)據(jù)字。
3.根據(jù)權(quán)利要求2所述的模數(shù)轉(zhuǎn)換器，其中所述第一ADC級的輸出是k位數(shù)字輸出； 其中所述第二 ADC級的輸出是n-k位數(shù)字輸出； 并且其中所述決策邏輯組件根據(jù)(n，k)系統(tǒng)碼解碼來自所述第一 ADC級和所述第二ADC級的所述數(shù)據(jù)字。
4.根據(jù)權(quán)利要求3所述的模數(shù)轉(zhuǎn)換器，其中所述系統(tǒng)碼是線性誤差校正碼。
5.根據(jù)權(quán)利要求3所述的模數(shù)轉(zhuǎn)換器，其中n-k小于k； 并且所述模數(shù)轉(zhuǎn)換器進(jìn)一步包括: 信號調(diào)節(jié)電路，其被耦合以接收所述模擬輸入信號并具有耦合到所述第二 ADC級的輸入端的輸出端，用于在應(yīng)用到所述第二 ADC級之前，修正所述模擬信號和所述第二 ADC級的輸出端的所述數(shù)據(jù)字，從而所述第二 ADC級的分辨率與所述第一 ADC級的分辨率匹配。
6.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其中所述決策邏輯組件具有數(shù)字?jǐn)?shù)據(jù)輸出端，其用于提供對應(yīng)于所述模擬輸入信號的數(shù)字?jǐn)?shù)據(jù)字。
7.根據(jù)權(quán)利要求6所述的模數(shù)轉(zhuǎn)換器，其中所述決策邏輯組件根據(jù)系統(tǒng)碼解碼來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字。
8.根據(jù)權(quán)利要求6所述的模數(shù)轉(zhuǎn)換器，其中所述決策邏輯組件根據(jù)非系統(tǒng)碼解碼來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字； 并且其中所述第一 ADC級和所述第二 ADC級的每個根據(jù)非系統(tǒng)碼在它們的數(shù)字輸出端產(chǎn)生對應(yīng)于所述模擬輸入信號的樣本的數(shù)據(jù)字。
9.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其中所述第一ADC級和所述第二 ADC級中的每個均具有時鐘輸入端，用于控制所述模擬輸入信號的采樣； 并且其中所述第一 ADC級和所述第二 ADC級在它們的時鐘輸入端并行地接收相同的時鐘信號。
10.一種流水線模數(shù)轉(zhuǎn)換器，其包括:至少一個流水線級，每個流水線級包括: 第一模數(shù)轉(zhuǎn)換器級，即第一 ADC級，其具有接收模擬輸入信號的輸入端，并具有數(shù)字輸出端，用于在所述數(shù)字輸出端產(chǎn)生對應(yīng)于所述模擬輸入信號的樣本的數(shù)據(jù)字； 第二 ADC級，其具有接收所述模擬輸入信號的輸入端，并具有數(shù)字輸出端，用于在所述數(shù)字輸出端產(chǎn)生對應(yīng)于所述模擬輸入信號的樣本的數(shù)據(jù)字；內(nèi)部決策邏輯組件，其具有耦合到所述第一 ADC級和所述第二 ADC級的所述數(shù)字輸出端的數(shù)字輸入端，用于根據(jù)誤差校正碼解碼來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字以提供解碼字，從而響應(yīng)于所述第一 ADC級和所述第二 ADC級提供的所述數(shù)據(jù)字；數(shù)模轉(zhuǎn)換器級，即DAC級，其耦合到校正邏輯組件的輸出端，用于產(chǎn)生對應(yīng)于解碼的輸出字的模擬電平； 最終級，其包括: 第一 ADC級，其具有從之前的流水線級的DAC級接收模擬電平的輸入端，并且具有數(shù)字輸出端，用于在所述數(shù)字輸出端產(chǎn)生對應(yīng)于所述模擬電平的樣本的數(shù)據(jù)字；和 第二 ADC級，其具有從之前的流水線級的所述DAC級接收所述模擬電平的輸入端，并且具有數(shù)字輸出端，用于在所述數(shù)字輸出端產(chǎn)生對應(yīng)于所述電平的樣本的數(shù)據(jù)字； 內(nèi)部決策邏輯組件，其具有耦合到所述第一 ADC級和所述第二 ADC級的所述數(shù)字輸出端的數(shù)字輸入端，用于根據(jù)誤差校正碼解碼來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字以提供解碼字，從而響應(yīng)于所述第一ADC級和所述第二ADC級提供的所述數(shù)據(jù)字；和至少一個加法器，每個加法器具有耦合到相關(guān)聯(lián)的流水線級的所述DAC級的輸出端的輸入端，具有耦合到其關(guān)聯(lián)的流水線級的所述模擬輸入端的輸入端，并具有耦合到所述流水線ADC的下一級中的所述第一 ADC級和所述第二 ADC級的輸入端的輸出端，用于在其輸入端產(chǎn)生對應(yīng)于所述模擬電平中的差的模擬余量電平；和` 外部決策邏輯組件，其具有被耦合以接收來自每個流水線級的所述解碼字和來自所述最終級的最終級輸出字的輸入端，用于產(chǎn)生對應(yīng)于施加到第一流水線級的所述模擬輸入信號的數(shù)字輸出字。
11.根據(jù)權(quán)利要求10所述的流水線模數(shù)轉(zhuǎn)換器，其中每個所述流水線級和最終級中的所述第一 ADC級的輸出均是k位數(shù)字輸出； 其中每個所述流水線級和最終級的所述第二 ADC級的輸出均是n-k位數(shù)字輸出； 并且其中所述內(nèi)部校正邏輯組件根據(jù)(n，k)系統(tǒng)碼解碼來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字。
12.根據(jù)權(quán)利要求11所述的流水線模數(shù)轉(zhuǎn)換器，其中所述系統(tǒng)碼是線性誤差校正碼。
13.根據(jù)權(quán)利要求11所述的流水線模數(shù)轉(zhuǎn)換器，其中n-k小于k； 并且其中每個所述流水線級和最終級進(jìn)一步包括: 信號調(diào)節(jié)電路，其被耦合以接收所述模擬輸入信號并具有耦合到所述第二 ADC級的輸入端的輸出端，用于在應(yīng)用到所述第二 ADC級之前，修正所述模擬信號和所述第二 ADC級的所述輸出端的數(shù)據(jù)字，以便所述第二 ADC級的分辨率匹配所述第一 ADC級的分辨率。
14.根據(jù)權(quán)利要求10所述的流水線模數(shù)轉(zhuǎn)換器，其中每個所述流水線級和最終級中的所述決策邏輯組件根據(jù)誤差校正碼解碼來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字以在誤差輸出端提供誤差字，所述誤差字表示由所述第一 ADC級提供的所述數(shù)字?jǐn)?shù)據(jù)字中的誤差位； 其中每個所述流水線級和最終級進(jìn)一步包括: 校正邏輯組件，其具有耦合到所述第一 ADC級的所述輸出端的輸入端和耦合到所述內(nèi)部決策邏輯組件的所述誤差輸出端的輸入端，并具有提供對應(yīng)于所述模擬輸入信號的樣本的數(shù)字轉(zhuǎn)換量的級輸出字的輸出端，其中所述模擬輸入信號根據(jù)所述誤差字被校正； 并且其中每個所述流水線級中的所述DAC級耦合到所述校正邏輯組件的所述輸出端以接收所述級輸出字。
15.根據(jù)權(quán)利要求10所述的流水線模數(shù)轉(zhuǎn)換器，其中每個所述流水線級和最終級中的每個所述第一 ADC級和所述第二 ADC級均具有時鐘輸入端，用于控制所述模擬輸入信號的采樣； 并且其中每個所述流水線級和最終級內(nèi)的所述第一 ADC級和所述第二 ADC在其時鐘輸入端并行接收時鐘信號。
16.一種將模擬輸入電平轉(zhuǎn)換為表示所述模擬信號的數(shù)字?jǐn)?shù)據(jù)字的方法，其包括以下步驟: 將所述模擬輸入電平并行施加到第一和第二模數(shù)轉(zhuǎn)換器級，即ADC級，所述第一 ADC級提供對應(yīng)于所述模擬輸入電平的樣本的數(shù)據(jù)字，并且所述第二 ADC級根據(jù)誤差校正碼提供對應(yīng)于所述模擬輸入電平的樣本的數(shù)據(jù)字；以及 根據(jù)所述誤差校正碼解碼由所述第一 ADC級和所述第二 ADC級提供的所述數(shù)據(jù)字，以產(chǎn)生表示所述模擬輸入電平的解碼的數(shù)字字。
17.根據(jù)權(quán)利要求16所述的方法，其中所述解碼步驟包括: 根據(jù)所述誤差校正碼解碼由所述第一 ADC級和所述第二 ADC級提供的所述數(shù)據(jù)字，以產(chǎn)生表示由所述第一 ADC級提供的所述數(shù)字?jǐn)?shù)據(jù)字中的誤差位的誤差字；以及 響應(yīng)于所述誤差字，校正由所述第一 ADC級提供的所述數(shù)據(jù)字中的一位或更多位，以產(chǎn)生所述解碼的數(shù)字字。
18.根據(jù)權(quán)利要求16所述的方法，其中所述誤差校正碼是非系統(tǒng)碼； 并且其中所述第一 ADC級根據(jù)所述誤差校正碼提供對應(yīng)于所述模擬輸入電平的樣本的數(shù)據(jù)字。
19.根據(jù)權(quán)利要求16所述的方法，其中所述誤差校正碼是系統(tǒng)線性誤差校正碼。
20.根據(jù)權(quán)利要求16所述的方法，其中所述第一ADC級的電子輸出是k位數(shù)字輸出； 其中所述第二 ADC級的輸出是n-k位數(shù)字輸出，n-k小于k ； 其中所述決策邏輯組件根據(jù)(n，k)系統(tǒng)碼解碼來自所述第一 ADC級和所述第二 ADC級的所述數(shù)據(jù)字； 并且所述方法進(jìn)一步包括: 在將模擬輸入信號應(yīng)用到所述第二 ADC級之前，修正所述模擬輸入信號，并修正所述第二 ADC級的所述輸出端上的所述數(shù)據(jù)字，以使所述第二 ADC級的分辨率與所述第一 ADC級的分辨率匹配。
21.根據(jù)權(quán)利要求16所述的方法，其中所述第一ADC級和所述第二 ADC級駐留在第一流水線級中； 并且所述方法進(jìn)一步包括:將所述解碼的數(shù)字字轉(zhuǎn)換為輸出模擬電平； 通過從施加到所述第一 ADC級和所述第二 ADC級的所述模擬輸入信號中減去所述輸出模擬電平，產(chǎn)生余量信號； 施加所述余量信號到包括第一 ADC級和第二 ADC級的下一流水線級； 在一個或更多個附加的流水線級中重復(fù)所述施加、解碼、轉(zhuǎn)換以及產(chǎn)生余量信號的步驟，并且在包括第一 ADC級和第二 ADC級的最終級中重復(fù)所述施加和解碼步驟； 將來自每個流水線級和最終級的所述解碼的數(shù)字字施加到外部校正邏輯組件，以產(chǎn)生表不所述模擬輸入電平 的輸出數(shù)字字。
【文檔編號】H03M1/12GK103891149SQ201280052651
【公開日】2014年6月25日 申請日期:2012年10月26日 優(yōu)先權(quán)日:2011年10月26日
【發(fā)明者】J·E·密勒瑞, R·F·帕耶納爾 申請人:德克薩斯儀器股份有限公司