半導體裝置及高側電路的驅動方法
【專利摘要】為了降低用于防止因構成半橋的高電位側開關元件(XD1)的dV/dt噪聲而導致誤動作的電路中的信號傳送的延遲，在輸出用于驅動高電位側開關元件的置位信號、復位信號的脈沖產生單元(40)中，在作為用于使高電位側開關元件為導通狀態(tài)或非導通狀態(tài)的主脈沖信號的置位信號或復位信號中的任一方接通的期間，從該主脈沖信號的上升起經過一定時間后使另一方的信號接通，生成使置位信號及復位信號雙方均接通的狀態(tài)。
【專利說明】半導體裝置及高側電路的驅動方法
【技術領域】
[0001]本發(fā)明涉及半橋驅動電路等的半導體裝置。特別而言，本發(fā)明涉及具有電平移位電路的半導體裝置及高側電路的驅動方法，該電平移位電路將作為一次側的系統(tǒng)的低電位系統(tǒng)的輸入信號傳送給以與一次側的動作電位不同的電位進行動作的作為二次側的系統(tǒng)的高電位系統(tǒng)。
【背景技術】
[0002]以往，在施加高電位系統(tǒng)電源的電源電壓的半橋驅動電路等中，為了驅動高電位側開關元件，使用將低電位系統(tǒng)的控制信號傳送給高電位系統(tǒng)的電平移位電路。
[0003]以下，利用圖10對現(xiàn)有的半橋驅動電路90進行說明。
[0004]圖10中，在電源電位E與接地電位GND之間圖騰柱(totem pole)連接有IGBT等開關元件XD1、XD2，構成半橋電路(輸出電路10)。此外，對于開關元件XD1、XD2，反并聯(lián)連接有二極管DH、DL。而且，采用對開關元件XDl與開關元件XD2的連接點P3連接有電感性的負載LI的結構。
[0005]圖10中，開關元件XDl是以與開關元件XD2的連接點P3的電位為基準電位、在該基準電位與電源PS所提供的電源電位E之間進行開關動作的元件。在之后的說明中，將該開關元件XDl稱為高電位側開關元件。
[0006]此外，開關元件XD2是以接地電位為基準電位、在該基準電位與連接點P3的電位之間進行開關動作的元件。在之后的說明中，將該開關元件XD2稱為低電位側開關元件。
[0007]現(xiàn)有的半橋驅動電路90包括具有開關元件XD1、XD2的輸出電路10、驅動高電位側開關元件XDl的高側電路99、驅動低電位側開關元件XD2的低側電路30。本發(fā)明涉及高偵U電路，因此省略低側電路的說明。
[0008]高側電路99包括脈沖產生電路40，該脈沖產生電路40根據(jù)從圖10中未圖示的、設置于外部的微機等提供的低電位系統(tǒng)的輸入信號Hdrv，產生用于對高電位側開關元件XDl進行開關控制的脈沖狀的置位信號(set)和復位信號(reset)。高側電路99還包括:將從脈沖產生電路40輸出的置位信號、復位信號轉換成高電位系統(tǒng)的信號電平的電平移位電路24、25 ;將電平移位后的置位信號、復位信號進行鎖存的由RS觸發(fā)器等構成的鎖存電路23 ;及利用鎖存后的信號來生成高電位側開關元件的柵極信號的高側驅動器21。
[0009]該鎖存電路23在設輸入信號為負邏輯、輸出信號為正邏輯的情況下，所輸入的電平移位結束置位信號為低電平(有效)、電平移位結束復位信號為高電平(無效)時，輸出高電平，通過高側驅動器21，使高電位側開關元件XDl導通而成導通狀態(tài)。此外，鎖存電路23在所輸入的電平移位結束置位信號為高電平(無效)、電平移位結束復位信號為低電平(有效)時，輸出低電平，通過高側驅動器21，使高電位側開關元件XDl截止而成非導通狀態(tài)。
[0010]若驅動開關元件XD1、XD2，向電感性負載LI供電，則連接點P3的電位Vs變動，有時會因電壓隨時間的變化而產生噪聲。在之后的說明中，將該噪聲稱為dV/dt噪聲。[0011]以往，提出有應對該dV/dt噪聲所導致的誤動作的電路。例如，專利文獻I中，為了防止鎖存電路的誤動作，在鎖存電路的前級設置有作為誤動作防止電路的鎖存誤動作保護22。
[0012]該誤動作防止電路具有圖11所示的電路結構，在電平移位結束的置位信號、復位信號均為低電平(有效)時，對于鎖存電路23輸出均為高電平(無效)的置位信號、復位信號。由此，鎖存電路23的輸出被保持，因此，能防止因dV/dt噪聲而導致電平移位后的置位信號、復位信號過渡性地均為低電平(有效)時的誤動作。
[0013]現(xiàn)有技術文獻
[0014]專利文獻 [0015]專利文獻1:日本專利第3429937號公報
【發(fā)明內容】

[0016]發(fā)明所要解決的技術問題
[0017]然而，連接點P3的電位Vs通常在將開關元件XDl從截止切換到導通并將開關元件XD2從導通切換到截止時上升，此時產生dV/dt噪聲?；蛘?，除此之外，例如在開關元件XDUXD2均截止的死區(qū)時間內，電位Vs有時也上升。該死區(qū)時間是為了防止流過貫穿電流而設定的。
[0018]即，開關元件XD2導通，電流從負載LI流入到作為整流器的結構要素的輸出電路10中，開關元件XD2成為電流吸入元件，在此狀態(tài)下，若使開關元件XD2截止，則在死區(qū)時間內，從負載LI流入的電流沒有路徑。因此，與連接點P3連接的電位Vs的線路的寄生電容因該電流而被充電，電位Vs急劇上升。若電位Vs上升到使與開關元件XDl并聯(lián)連接的二極管DH導通的電壓，則該二極管DH導通，電流從負載LI經由二極管DH流到電源PS，從而產生功耗。另外，使二極管DH導通的電壓為電源PS的輸出電壓E與二極管DH的正向電壓之和。
[0019]圖12中不出死區(qū)時間、置位信號的輸出時刻及來自高側驅動器21的輸出信號HO的延遲時間之間的關系。
[0020]圖12(d)中，在死區(qū)時間等所導致的電位Vs的上升結束之后置位信號(set-3)成為高電平的情況下，鎖存誤動作保護電路22的鎖存誤動作保護功能不起作用，在此狀態(tài)下，置位信號(set-3)成為高電平。因此，高側驅動器21的輸出信號H0-3延遲上述固有的延遲時間ta后上升，同時開關元件XDl導通。在圖12 (b)所示的在電位Vs上升前置位信號(set-Ι)成為高電平的情況下，也具有同樣的延遲時間ta。
[0021]然而，如圖12(c)所示，在因死區(qū)時間等而導致電位Vs正在上升時置位信號(set-2)變成高電平的情況、即電位Vs的上升期間與置位信號(set-2)變成高電平的時刻重疊的情況下，產生比固有的延遲時間ta要長的空白期間tb。
[0022]由于圖12(c)所示的隨電位Vs的上升而產生的dV/dt噪聲，各電平移位結束置位信號(setdrn-2)和電平移位結束復位信號(resdrn)均成為低電平，鎖存誤動作保護電路22的保護功能起作用，在此狀態(tài)下，置位信號(set-2)成為高電平。因此，產生dV/dt噪聲的期間結束。于是，在鎖存誤動作保護電路22的保護動作期間結束之前，置位信號(set-2)不傳送到鎖存電路23。因此，高側驅動器21的輸出信號H0-2經過較長的空白期間(tb(>ta))后上升。
[0023]如上所述，在死區(qū)時間期間等電位Vs上升的情況下，由于上述空白期間tb，開關元件XDl的導通動作延遲。因此，與開關元件XDl并聯(lián)連接的二極管DH的功耗成為問題。因而，期望有能盡快使開關元件XDl導通的技術。
[0024]本發(fā)明鑒于上述情況而完成，其目的在于提供一種半導體裝置及高側電路的驅動方法，能降低用于防止因構成半橋等的高電位側開關元件的dV/dt噪聲所導致的誤動作的電路中的信號傳送的延遲。
[0025]解決技術問題所采用的技術方案
[0026]為了達到上述目的，本發(fā)明的半導體裝置將一次側電位系統(tǒng)的輸入信號傳送給與該一次側電位系統(tǒng)不同的二次側電位系統(tǒng)，其特征在于，具有串聯(lián)連接的高電位側開關元件和低電位側開關元件、以及以所述高電位側開關元件和所述低電位側開關元件的連接點的電位為基準的電源單元，該高電位側開關元件在二次側電位系統(tǒng)的控制信號下動作，該低電位側開關元件在一次側電位系統(tǒng)的控制信號下動作，該半導體裝置具有:脈沖產生單元，該脈沖產生單元基于所述輸入信號，產生用于使所述高電位側開關元件設置為導通狀態(tài)的脈沖狀的置位信號、和用于使所述高電位側開關元件設置為非導通狀態(tài)的脈沖狀的復位信號；第I電平移位單元，該第I電平移位單元在二次側電位系統(tǒng)的高電位側電源電位與一次側電位系統(tǒng)的低電位側電源電位之間將第I電阻及第I開關元件串聯(lián)連接，作為所述第I開關元件的柵極信號，提供所述置位信號，從所述第I電阻及第I開關元件的連接點即第I連接點獲得二次側電位系統(tǒng)的電平移位結束置位信號；第2電平移位單元，該第2電平移位單元在二次側電位系統(tǒng)的高電位側電源電位與一次側電位系統(tǒng)的低電位側電源電位之間將第2電阻及第2開關元件串聯(lián)連接，作為所述第2開關元件的柵極信號，提供所述復位信號，從所述第2電阻及第2開關元件的連接點即第2連接點獲得二次側電位系統(tǒng)的電平移位結束復位信號；控制信號輸出單元，該控制信號輸出單元基于所述電平移位結束置位信號及所述電平移位結束復位信號，輸出將所述高電位側開關元件保持于導通狀態(tài)或非導通狀態(tài)的控制信號；以及保護單元，該保護單元設置于所述控制信號輸出單元的前級，在同時接收所述電平移位結束置位信號及所述電平移位結束復位信號的情況下，向所述控制信號輸出單元提供規(guī)定的信號，使所述控制信號輸出單元繼續(xù)輸出之前的所述控制信號，該半導體裝置具有:第3開關元件，該第4開關元件與所述第I電阻并聯(lián)連接；以及第4開關元件，該第4開關元件與所述第2電阻并聯(lián)連接；以及邏輯門單元，該邏輯門單元在二次偵U電位系統(tǒng)中動作，輸入所述第I連接點、第2連接點的電位，所述邏輯門單元在所述第I連接點、第2連接點的電位均比所述邏輯門單元的輸入閾值電壓要低的情況下，使所述第3開關元件、第4開關元件為導通狀態(tài)。
[0027]本發(fā)明中，通過利用邏輯門單元監(jiān)視電平移位單元的輸出，從而檢測出保護單元起作用的狀態(tài)。而且，在保護單元起作用時，通過使第3、第4開關元件導通，從而縮短保護功能的作用時間，能實現(xiàn)高速動作。
[0028]此外，本發(fā)明的半導體裝置的特征在于，包括反饋單元，該反饋單元在所述高電位側開關元件處于導通狀態(tài)時，將所述第I連接點下拉，并將所述第2連接點上拉，在所述高電位側開關元件處于非導通狀態(tài)時，將所述第I連接點上拉，并將所述第2連接點下拉。
[0029]通過設置本發(fā)明的反饋單元，能實現(xiàn)dV/dt噪聲產生時的穩(wěn)定動作和高速動作。[0030]此外，本發(fā)明的半導體裝置的特征在于，脈沖產生單元在作為用于使所述高電位側開關元件設置為導通狀態(tài)或非導通狀態(tài)的主脈沖的置位信號或復位信號中的任一方接通的期間，從該主脈沖開始上升起經過一定時間后使另一方的信號接通，生成使置位信號及復位信號雙方均接通的狀態(tài)。
[0031]根據(jù)本發(fā)明，不管是否產生dV/dt噪聲，始終使保護功能處于起作用的狀態(tài)，使第
3、第4開關動作，從而能實現(xiàn)半導體裝置的高速動作。
[0032]此外，本發(fā)明的高側電路的驅動方法中，將低電位系統(tǒng)的輸入信號傳送給高電位系統(tǒng)，該高側電路包括:脈沖產生電路，該脈沖產生電路根據(jù)所輸入的低電位系統(tǒng)控制信號的上升沿，生成作為主微分脈沖的置位信號，根據(jù)所述低電位系統(tǒng)控制信號的下降沿，生成作為主微分脈沖的復位信號；第I電平移位電路，該第I電平移位電路將由所述置位信號進行開關的N溝道型開關元件和電阻元件串聯(lián)連接而構成；第2電平移位電路，該第2電平移位電路將由所述復位信號進行開關的N溝道型開關元件和電阻元件串聯(lián)連接而構成；鎖存電路，該鎖存電路用于根據(jù)所述第I電平移位電路的輸出值和所述第2電平移位電路的輸出值，保持高側電路輸出的狀態(tài)；驅動電路，該驅動電路基于該鎖存電路的輸出，生成驅動高電位側開關元件的信號；及鎖存誤動作保護電路，該鎖存誤動作保護電路使所述第I電平移位電路及第2電平移位電路的輸出值的規(guī)定狀態(tài)不傳送到鎖存輸入，該高側電路的驅動方法的特征在于，設置將所述第I電平移位電路及第2電平移位電路的輸出值分別作為輸入的邏輯或電路、源極端子與高側電路的高電位側電源電位連接且漏極端子與第I電平移位電路的輸出連接的第一 P溝道型半導體元件、及源極端子與高側電路的高電位側電源電位連接且漏極端子與第2電平移位電路的輸出連接的第二P溝道型半導體元件，將所述第一 P溝道型半導體元件及第二 P溝道型半導體元件的柵極端子與所述邏輯或電路的輸出端子連接，在所述脈沖產生電路產生一方的主微分脈沖時，另一方的輸出從所述主微分脈沖產生起經過一定時間后輸出副微分脈沖，從而在一定期間內使該脈沖產生電路的置位信號及復位信號均為高電平。
[0033]本發(fā)明中，在產生用于對高電位側開關元件進行開關控制的控制信號的微分脈沖的脈沖產生電路中，使用于驅動該高電位側開關兀件的微分脈沖為主脈沖。在從一個輸出端子輸出該主微分脈沖起經過一定時間后，從另一輸出端子輸出副微分脈沖。該副微分脈沖并不直接對高電位側開關元件進行開關控制。即，副微分脈沖使電平移位后的置位信號、復位信號提早復原。由此，能實現(xiàn)高電位側開關元件的高速動作。
[0034]通過調整該副微分脈沖的輸出時間，從而利用所述邏輯或電路的輸出信號來控制所述第一 P溝道型半導體元件及第二 P溝道型半導體元件的柵極電壓，調整所述脈沖產生電路的微分脈沖輸出均為高電平的脈沖輸出時間，并將所述第一 P溝道型半導體元件及第二 P溝道型半導體元件的柵極電壓進行調整以使得超過所述第一 P溝道型半導體元件及第
二P溝道型半導體元件的動作閾值電壓。
[0035]發(fā)明效果
[0036]如上所述，根據(jù)本發(fā)明，由于能抑制構成半橋等的半導體裝置的高電位側開關元件的死區(qū)時間時等的導通動作的延遲，因此，能降低與上述開關元件并聯(lián)連接的二極管的功耗。【專利附圖】

【附圖說明】
[0037]圖1是本發(fā)明的實施方式I的使用高側電路的半導體裝置(半橋驅動電路)的電路結構圖。
[0038]圖2是用于說明圖1的高側電路的動作的時序圖。
[0039]圖3是本發(fā)明的實施方式2的使用高側電路的半導體裝置(半橋驅動電路)的電路結構圖。
[0040]圖4是本發(fā)明的實施方式3的脈沖產生電路40的電路結構圖。
[0041]圖5是用于說明圖4的脈沖產生電路的動作的時序圖。
[0042]圖6是本發(fā)明的實施方式3的脈沖產生方法中的電平移位結束的置位信號和復位信號的說明圖(圖6(a))、及以往的脈沖產生方法中的電平移位結束的置位信號和復位信號的說明圖(圖6(b))。
[0043]圖7是表示使圖4的脈沖產生電路動作時的各主要信號的仿真結果的圖。(脈沖間隔為50ns的情況)
[0044]圖8是表示使圖4的脈沖產生電路動作時的各主要信號的仿真結果的圖。(脈沖間隔為30ns的情況)
[0045]圖9是表示使圖4的脈沖產生電路動作時的各主要信號的仿真結果的圖。(脈沖間隔為IOns的情況)
[0046]圖10是以往的半橋驅動電路90的電路結構圖。
[0047]圖11是以往的誤動作防止電路的電路圖。
[0048]圖12是用于說明圖10的高側電路的動作的時序圖。
【具體實施方式】
[0049]以下，參照附圖對本發(fā)明的實施方式的半導體裝置及高側電路的驅動方法進行說明。另外，以下所示的實施例是本發(fā)明的半導體裝置及高側電路的驅動方法的較佳具體例，有時會在技術上附加優(yōu)選的各種限定。只要沒有特別限定本發(fā)明的記載，本發(fā)明的技術范圍就不限于這些方式。此外，以下所示的實施方式中的結構要素能與適當?shù)囊延械慕Y構要素等進行置換，而且能有包含與其他已有結構要素的組合在內的各種變形。因此，以下所示的實施方式的記載并不限定權利要求書所記載的發(fā)明的內容。
[0050](實施方式I)
[0051]在圖1中示出半橋驅動電路的電路結構，作為本發(fā)明的半導體裝置的一個實施例。半橋驅動電路I由高側電路20和低側電路30構成。但是，本發(fā)明涉及高側電路20，與低側電路30關系不大，因此，省略低側電路30的說明。
[0052]圖1中，輸出電路10包括構成半橋的圖騰柱連接的開關元件XD1、XD2，對其兩端施加高電壓電源PS的輸出電壓E。對于高電位側(高側)的開關元件XDl，使用例如N溝道或P溝道的MOS晶體管、P型或N型的IGBT等。對于低電位側(低側)的開關元件XD2，使用例如N溝道MOS晶體管、N型的IGBT等。此處，作為開關元件XDl、XD2，適用N溝道MOS晶體管或N型的IGBT。對于各開關元件XD1、XD2，分別反并聯(lián)連接有二極管DH、DL0該二極管DH、DL是整流用二極管或寄生二極管。
[0053]高側電路20包括:脈沖產生電路40，其基于來自微處理器(未圖示)的指令Hdrv，輸出使高電位側開關元件XDl導通的置位信號(set)和使高電位側開關元件XDl截止的復位信號(reset);電平移位電路24、25,其將從脈沖產生電路40輸出的低電位系統(tǒng)的信號即置位信號(set)、復位信號(reset)的電平傳送給高電位系統(tǒng)；高側驅動器21，其接收該電平移位電路24、25的輸出并對開關元件XDl進行開關控制；以及電源PSl。
[0054]電平移位電路24包括:導通信號側電平移位電路24，其由電阻LSRla和N溝道MOS晶體管HVNl構成，將從脈沖產生電路40輸出的置位信號(set)向高電位系統(tǒng)的信號進行電平轉換；以及截止信號側電平移位電路25，其由電阻LSR2a和N溝道MOS晶體管HVN2構成，將從脈沖產生電路40輸出的復位信號(reset)向高電位系統(tǒng)的信號進行電平轉換。
[0055]此外，鎖存誤動作保護電路22的一個輸入端子連接到導通信號側電平移位電路24的串聯(lián)連接點即第I連接點P1。另一輸入端子連接到截止信號側電平移位電路的串聯(lián)連接點即第2連接點P2。
[0056]高側電路20將鎖存電路23的輸出信號SH作為電平移位后的信號并輸入到高側驅動器21。高側驅動器21的輸出端子連接到高電位側開關元件XDl的柵極端子。
[0057]此外，鎖存誤動作保護電路22、鎖存電路23、高側驅動器21及電源PSl的低電位側電源端子連接到開關元件XD1、XD2的串聯(lián)連接點即第3連接點P3。鎖存誤動作保護電路22、鎖存電路23及高側驅動器21構成控制信號輸出單元28。對各電路21~23施加電源PSl的輸出電壓El。
[0058]由電阻LSRla和晶體管HVNl構成的導通信號側電平移位電路24、及由電阻LSR2a和晶體管HVN2構成的截止信號側電平移位電路25分別連接在電源PSl的高電位側電源電位El與接地(GND)電位間。 [0059]對N溝道MOS晶體管HVN1、HVN2的柵極端子分別輸入有給電平移位電路24、25的輸入信號即置位信號(set)、復位信號(reset)。該置位信號(set)及復位信號(reset)是低電位系統(tǒng)的信號。
[0060]置位信號(set)是指示高電位側開關元件XDl的導通期間開始或截止期間結束的時刻的信號。此外，復位信號(reset)是指示該開關元件XDl的截止期間開始或導通期間結束的時刻的信號。
[0061]二極管Dl、D2的陽極共同連接到第3連接點P3，陰極分別連接到第I連接點P1、第2連接點P2。該二極管Dl、D2進行鉗位，使得從第1、第2連接點P1、P2輸出的電平移位結束置位信號(setdrn)、及電平移位結束復位信號(resdrn)不在第3連接點P3的電位Vs以下。即，二極管Dl、D2是基于避免對鎖存誤動作保護電路22輸入過電壓的目的而設置的。
[0062]低側電路30包括對低電位側的開關陰極XD2進行開關控制的低側驅動器31及對該低側驅動器31施加電源電壓E2的電源PS2。低側驅動器31將輸入信號進行放大，并輸入到開關元件XD2的柵極端子。開關元件XD2在給低側驅動器31的輸入信號為高電平時導通，在給低側驅動器31的輸入信號為低電平時截止。
[0063]在鎖存誤動作保護電路22的保護功能未工作的狀態(tài)下，在從電平移位結束置位信號(setdrn)變成低電平的時刻到電平移位結束復位信號(resdrn)變?yōu)榈碗娖降臅r刻為止的期間內，鎖存電路23鎖存高電平。利用在該鎖存期間內從高側驅動器21輸出的信號HO，使開關元件XDl導通。[0064]開關元件XD1、XD2在兩者都截止的死區(qū)時間之外互補地導通、截止。即，開關元件XD1、XD2在一方導通時，另一方截止。此外，第3連接點P3的電位Vs在開關元件XD2導通時基本為接地電位。因而，電位Vs在開關元件XDl導通時基本等于高電壓電源PS的輸出電壓E。
[0065]電感性的負載LI連接在第3連接點P3與接地之間，由從該連接點P3輸出的電力所驅動。
[0066]鎖存誤動作保護電路22適用現(xiàn)有技術。此處，利用圖11對鎖存誤動作保護電路22的結構進行說明。
[0067]在圖11的鎖存誤動作保護電路22中，輸入有電平移位結束置位信號(setdrn)的一個輸入端子連接到NOR電路Gl的一個輸入端子，并且經由NOT電路G2連接到NAND電路G3的一個輸入端子。此外，輸入有電平移位結束復位信號(resdrn)的另一輸入端子連接到NOR電路Gl的另一輸入端子，并且經由NOT電路G4連接到NAND電路G5的一個輸入端子。此外，NOR電路Gl的輸出端子經由NOT電路G6連接到NAND電路G3的另一輸入端子及NAND電路G5的另一輸入端子。
[0068]再回到圖1，本實施方式的聞側電路20具有對圖10所不的現(xiàn)有例的聞側電路99追加P溝道MOS晶體管PMla、PM2a和作為邏輯門電路的兩輸入邏輯或電路ORl的結構。
[0069]晶體管PMla、PM2a分別與電阻LSRla、LSR2a并聯(lián)連接。邏輯或電路ORl的一個輸入端子連接到上述第I連接到P1，另一輸入端子連接到上述第2連接點P2。此外，邏輯或電路ORl的輸出端子連接到MOS晶 體管PMla、PM2a的柵極端子。此外，該邏輯或電路ORl的輸入閾值電壓設定為鎖存誤動作保護電路22的閾值電壓以下。
[0070]以下，參照與圖12對應的圖2，對本實施方式的半橋驅動電路的動作進行說明。
[0071]如圖2所示，在置位信號(set-Ι)變?yōu)楦唠娖綍r，N溝道MOS晶體管HVNl導通。于是，從連接點Pl輸出低電平的電平移位結束置位信號(setdrn-ι)。在此情況下，鎖存誤動作保護電路22的鎖存誤動作保護功能不起作用。因此，鎖存電路23進行鎖存動作。其結果是，高側驅動器21的輸出信號HO-1延遲固有的延遲時間ta后上升，高電位側的開關元件XDl導通。
[0072]若開關元件XDl導通，則由于隨電位Vs的上升而產生的上述dV/dt噪聲，電平移位結束復位信號(resdrn)的電位下降。然后，在電平移位結束復位信號(resdrn)的電位在邏輯或電路ORl的閾值電壓以下時，作為對邏輯或電路ORl的另一輸入的電平移位結束置位信號(setdrn-Ι)從之前就成為低電平，因此，該邏輯或電路ORl的輸出信號0R_0UT成為低電平。由此，MOS晶體管PMla、PM2a導通，這些MOS晶體管PMla、PM2a的源-漏間的阻抗下降。該阻抗的下降補償了電平移位結束置位信號(setdrn-Ι)及電平移位結束復位信號(resdrn)的電壓下降。因此，該電平移位結束置位信號(setdrn-Ι)及電平移位結束復位信號(resdrn)的電位上升。另外，圖2表示如下情況:將N溝道MOS晶體管HVNl、HVN2的導通電阻設定成遠遠小于MOS晶體管PMla、PM2a的導通電阻，利用置位信號(set_l)使N溝道MOS晶體管HVNl導通時的電平移位結束置位信號(setdrn-Ι)不振動，并保持低電平。
[0073]在電平移位結束置位信號(setdrn-Ι)和電平移位結束復位信號(resdrn)的電位上升，超過邏輯或電路ORl的閾值電壓時，該邏輯或電路ORl的輸出端子成為高電平。其結果是，MOS晶體管PMla、PM2a的柵極截止，它們的源漏間的阻抗增大。因此，電平移位結束置位信號(setdrn-Ι)及電平移位結束復位信號(resdrn)的電位下降。
[0074]在產生dV/dt噪聲的期間，重復進行上述動作，因此，邏輯或電路ORl的輸出信號及電平移位結束置位信號(setdrn-Ι)和電平移位結束復位信號(resdrn)成為振動的波形。另外，如上所述，在N溝道MOS晶體管HVNl導通時，電平移位結束置位信號(setdrn-1)的振動停止。
[0075]接下來，對在因上述死區(qū)時間等而導致電位Vs正在上升時置位信號(set-2)變成高電平的情況、即電位Vs的上升期間與置位信號(set-2)變成高電平的時刻重疊的情況進行說明。此處，在置位信號(set-2)變成高電平之前，2個電平移位結束信號(setdrn-1、resdrn)均為低電平或均為高電平，因此，鎖存電路23中沒有變化。即，若均為低電平，則由鎖存誤動作保護電路22阻止對鎖存電路23的輸入，若均為高電平，則鎖存電路23的輸入為負邏輯，因此，鎖存電路23不變化。
[0076]在此情況下，在隨著上述電位Vs的上升而產生dV/dt噪聲時，即，在邏輯或電路ORl的輸出信號及2個電平移位結束信號(setdrn-2、resdrn)呈現(xiàn)出振動的波形的狀態(tài)下，置位信號(set-2)變成高電平。在置位信號(set-2)成為高電平時，構成置位側的源極接地放大電路的N溝道MOS晶體管HVNl導通。然后，電平移位結束置位信號(setdrn-2)成為低電平。因此，在電平移位結束復位信號(resdrn)因振動而成為高電平的時刻，即使在產生dV/dt噪聲的情況下，利用鎖存誤動作保護電路22也無法阻止對鎖存電路23的輸入。因而，能將置位信號(set-2)傳送給鎖存電路23。
[0077]另外，在死區(qū)時間等所導致的電位Vs的上升結束之后置位信號(set-3)成為高電平的情況下，鎖存誤動作保護電路22的鎖存誤動作保護功能不起作用。因此，高側驅動器21的輸出信號H0-3延遲上述固有的延遲時間ta后上升，同時開關元件XDl導通。
[0078]上述實施方式中對置位信號成為高電平的情況進行了說明，但在復位信號(reset)變成高電平時，也同樣將該復位信號(reset)傳送給鎖存電路23。
[0079]以上，根據(jù)本實施方式，從圖2所示的輸出信號H0-2與圖12所示的輸出信號H0-2的比較可以知道，當電位Vs正在上升時，置位信號(set-2)成為高電平狀態(tài)下，能抑制輸出信號H0-2的延遲。因而，能抑制開關元件XDl的導通動作的延遲，降低與該開關元件XDl并聯(lián)連接的二極管DH的功耗。
[0080]此外，在本實施方式中，作為鎖存誤動作保護電路22，使用圖11所示的結構的電路，作為與其進行組合的鎖存電路23，能使用置位復位一觸發(fā)器電路。
[0081]此外，邏輯或電路ORl只要是實現(xiàn)上述動作的電路即可，并不限于單純的邏輯或電路(0R門電路)。這在以下的實施方式中也是同樣的。
[0082](實施方式2)
[0083]接下來，說明本發(fā)明的實施方式2。
[0084]圖3中示出本實施方式的包含高側電路的半橋驅動電路的電路結構。與圖1的不同點在于追加了 P溝道MOS晶體管PM1、PM2、電阻LSRlb、LSR2b及NOT電路26。除此之外與圖1同樣，因此，對同一要素標注同一標號并省略說明。
[0085]MOS晶體管PM1、PM2分別與電阻LSRla、LSR2a并聯(lián)連接，且它們的柵極端子分別連接到連接點P2、P1。[0086]電阻LSRlb的一端連接到連接點P1，另一端連接到NOT電路26的輸出端子。此外，電阻LSR2b的一端連接到連接點P2，另一端連接到鎖存電路23的輸出端子。鎖存電路23的輸出端子還與連接NOT電路26的輸入端子連接。
[0087]上述電阻LSRlb、LSR2b、NOT電路26、晶體管PM1、PM2構成反饋電路。另外，電阻LSRla與電阻LSR2a具有相同的電阻值，電阻LSRlb與電阻LSR2b具有相同的電阻值。
[0088]接下來，對電阻LSRlb、LSR2b進行說明。
[0089]圖3中，電阻LSRlb、LSR2b的NOT電路26 —側的端子的電位，根據(jù)鎖存電路23的輸出信號的邏輯電平，若一方為高電平，則另一方為低電平。
[0090]此處，設鎖存電路23的輸出成為低電平。此時，NOT電路26的輸出成為高電平。然后，從第I連接點Pl輸出的電平移位結束置位信號(setdrn)的電位與以電位Vs為基準的電壓EI相等，成為高電平。另一方面，從第2連接點P2輸出的電平移位結束復位信號(resdrn)的電位成為由電阻LSR2a、LSR2b對電壓El進行分壓后的值(=El.LSR2b/(LSR2a+LSR2b))。
[0091]此時，設定成使得該分壓值成為鎖存誤動作保護電路22的高電平。即，預先確定電阻LSR2a、LSR2b的分壓比，使得由電阻LSR2a、LSR2b對電壓El進行分壓后的電壓高于鎖存誤動作保護電路22的閾值電壓。
[0092]在鎖存電路23的輸出為高電平、NOT電路26的輸出為低電平的情況也是同樣的。SP，預先確定電阻LSRla、LSRlb的分壓比，使得由電阻LSRla、LSRlb對電壓El進行分壓后的電壓成為鎖存誤動作保護電路22的高電平。
[0093]通過這樣預先確定電阻LSRla、LSRlb的分壓比及電阻LSR2a、LSR2b的分壓比，從而僅對高側電路20的電平移位結束置位信號(setdrn)或電平移位結束復位信號(resdrn)中的一方輸入低電平的輸入信號時的dV/dt噪聲耐量提高，能實現(xiàn)穩(wěn)定的動作。
[0094]接下來，對由電阻LSRlb、LSR2b、NOT電路26及P溝道MOS晶體管PMl、PM2構成的反饋電路進行說明。
[0095]設電阻LSRla、LSR2a的電阻值相等，電阻LSRlb、LSR2b的電阻值相等，且P溝道MOS晶體管PM1、PM2的導通電阻足夠小。于是，其柵極與連接點P1、P2中的高電平的連接點(在之后的說明中，稱該連接點為“H連接點”)連接的P溝道MOS晶體管的柵源間電壓為零。此外，其柵極與連接點P1、P2中的低電平的連接點(在之后的說明中，稱該連接點為“L連接點”)連接的P溝道MOS晶體管的柵源間電壓為El.Ra/ (Ra+Rb)。另外，電阻Ra相當于電阻LSRla或電阻LSR2a，電阻Rb相當于電阻LSRlb或電阻LSR2b。
[0096]上述柵源間電壓El.Ra/ (Ra+Rb)的值設定為比P溝道MOS晶體管PMl、PM2的閾值電壓要稍大的電壓值。由此，柵極與L連接點連接的MOS晶體管成為具有有限的導通電阻Ron、該導通電阻Ron與電阻LSRla或電阻LSR2a并聯(lián)連接的結構。例如，若設El = 15V，P溝道 MOS 晶體管 PM1、PM2 的閾值電壓為 2.5V, LSRla = LSR2a = Ra = IOkQ , LSRlb = R5=Rb = 45k Ω，則上述柵源間電壓比閾值電壓大0.2V，為El.Ra/ (Ra+Rb) = 2.7V。
[0097]這樣，在本實施方式中，上述導通電阻Ron不為零，而為有限的值。因此，在本實施方式中，即使與H連接點連接的N溝道MOS晶體管HVNl或HVN2導通，也可防止在電位El與接地電位之間有貫通電流流過。
[0098]此外，在N溝道MOS晶體管HVN1、HVN2的源漏間存在寄生電容Cdsl、Cds2。因此，上述導通電路Ron導致對于H連接點的時間常數(shù)與對于L連接點的時間常數(shù)不同，使前者的時間常數(shù)比后者的時間常數(shù)要小。
[0099]其結果是，在因dv/dt噪聲而導致H連接點和L連接點的電位變化的情況下，H連接點的電位比L連接點的電位要變化得快。因而,在兩者的電位上升時,H連接點的電位達到鎖存誤動作保護電路22的輸入閾值電壓的時間與L連接點的電位達到同一閾值電壓的時間之間產生差異。其結果是，鎖存電路23因該時間差而置位或復位成保持原來的值。
[0100]因此，根據(jù)本實施方式，能更可靠地防止dv/dt噪聲導致的誤動作。
[0101]如上所述，由電阻LSRlb、LSR2b、NOT電路26及P溝道MOS晶體管PM1、PM2構成的反饋電路根據(jù)鎖存電路23的輸出信號，將第I連接點Pl和第2連接點P2中的一方上拉到2次側電位系統(tǒng)的高電位側電源電位，并將另一方下拉到2次側電位系統(tǒng)的低電位側電源電位，由此更可靠地防止dv/dt噪聲導致的誤動作。
[0102]另外，在本實施方式的高側電路中，也與圖1所示的高側電路同樣，抑制高電位側開關元件XDl的導通動作的延遲，可獲得降低功耗的效果。
[0103](實施方式3)
[0104]接下來，說明本發(fā)明的實施方式3。
[0105]本實施方式的半橋驅動電路I在圖1及圖3所示的高側電路O中，使得從脈沖產生電路40輸出與以往不同的輸出波形的信號。
[0106]圖4是本實施方式的脈沖產生電路40的電路結構圖。圖4中，來自外部的輸入信號Hdrv輸入到脈沖產生電路40的D型觸發(fā)器50的D輸入端子。系統(tǒng)時鐘CLK輸入到D型觸發(fā)器50的CLK端子。
[0107]此外，D型觸發(fā)器50的Q輸出端子連接到AND電路51的反轉輸入端子，并連接到AND電路52的非反轉輸入端子。輸入信號Hdrv連接到AND電路51的非反轉輸入端子和AND電路52的反轉輸入端子。另外，反轉輸入端子可通過在非反轉輸入端子的前級插入NOT電路來實現(xiàn)。
[0108]AND電路51的輸出端子連接到RS觸發(fā)器56的S輸入端子。AND電路52的輸出端子連接到RS觸發(fā)器56的R輸入端子。
[0109]RS觸發(fā)器56的輸出Q連接到多路復用器電路(MUX) 54,55的選擇端子S。該多路復用器電路54、55利用選擇信號(Select),選擇輸入端子O或輸入端子I中的某一方的端子的輸入信號并輸出。
[0110]AND電路51、AND電路52的輸出分別連接到OR電路53的輸入端子。OR電路53的輸出端子連接到計數(shù)器電路(CNT)57的清零端子。此外，計數(shù)器電路57的時鐘輸入端子與系統(tǒng)時鐘CLK連接。計數(shù)器電路57的一個輸出端子(在之后的說明中，將該輸出端子稱為“第I輸出端子”)連接到多路復用器電路54的輸入端子I和多路復用器電路55的輸入端子O。計數(shù)器電路57的另一輸出端子(在之后的說明中，將該輸出端子稱為“第2輸出端子”)連接到多路復用器電路54的輸入端子O和多路復用器電路55的輸入端子I。
[0111]另外，在本實施方式中，計數(shù)器電路57的第I輸出端子因清零信號后的時鐘信號而從“I”開始依次向上計數(shù)到“7”為止持續(xù)接通狀態(tài)，在“8”之后為變成斷開的信號。計數(shù)器電路57的第2輸出端子從“I”到“5”為止持續(xù)斷開狀態(tài)，在“6” “7”之間變成接通，之后再輸出變成斷開的信號。[0112]即，計數(shù)器電路57的第2輸出端子為比第I輸出端子要延遲5個時鐘后變成接通、與第I輸出端子同時變成斷開的信號。該延遲時間調整成為如下時間即可:該時間使得即使之后通過接通信號側電平移位電路24、斷開信號側電平移位電路25、鎖存誤動作保護電路22，也可靠地使來自第I輸出端子的輸出信號(在之后的說明中，將該輸出信號稱為“第I輸出信號”)更早地輸入到鎖存電路23。此外，來自第2輸出端子的輸出信號(在之后的說明中，將該輸出信號稱為“第2輸出信號”)變成接通的時間調整成為P溝道MOS晶體管PMla、PM2a可靠地導通的時間。
[0113]關于第2輸出信號變成斷開的時刻，如圖4的電路圖那樣，作為與時鐘同步的信號，與第I輸出信號同時變成斷開便沒有問題。或者，若能將脈沖寬度取成可充分確保P溝道MOS晶體管PMla、PM2a的導通時間，則也可以比第I輸出信號更早地變成斷開?？傊?，重要的是，進行電平移位、通過鎖存誤動作保護電路并輸入到鎖存電路的信號在何種時刻接通、斷開。因而，即使第1、第2輸出信號的時刻稍有偏離，也可實現(xiàn)上述計數(shù)器電路57。
[0114]系統(tǒng)復位信號ZRST連接到各觸發(fā)器50、56及計數(shù)器電路57的復位端子。
[0115]圖5中示出具有上述結構的脈沖產生電路40的動作波形。
[0116]由D型觸發(fā)器50輸出比輸入信號Hdrv要延遲I個時鐘的PreHdrv信號。通過AND電路51、52獲得輸入信號Hdrv和信號PreHdrv的差分，在輸入信號Hdrv的上升、下降的時刻，分別輸出I個時鐘的rise (上升)信號、fall (下降)信號，成為計數(shù)器電路57的清零信號。
[0117]此外,在輸入信號Hdrv上升時,利用rise信號將RS觸發(fā)器56置位,其輸出Q變成高電平。在輸入信號 Hdrv下降時,利用rise信號將RS觸發(fā)器56復位,其輸出Q變成低電平。
[0118]多路復用器電路54、55中，在輸入信號Hdrv的上升、下降時選擇的信號是不同的。因此，在上升的時刻，從多路復用器電路54輸出第I輸出信號作為set信號，從多路復用器電路55輸出第2輸出信號作為reset信號。另一方面，在輸入信號Hdrv的下降的時刻,從多路復用器電路54輸出第2輸出信號作為set信號,從多路復用器電路55輸出第I輸出信號作為reset信號。
[0119]接下來，利用圖6，將本實施方式的波形的給鎖存誤動作保護電路22的輸入信號、與上一實施方式的波形的給鎖存誤動作保護電路22的輸入信號進行比較來說明。
[0120]從脈沖產生電路40輸出的信號如圖6 (a)那樣,在置位時,reset信號比set信號延遲規(guī)定時間后上升，幾乎同時變成斷開。復位時，首先reset信號上升，延遲規(guī)定時間后set信號上升，幾乎同時變成斷開。
[0121]更詳細而言，置位時，首先set信號上升，此時reset信號還處于斷開狀態(tài)。作為電平移位后的信號的setdrn信號、resdrn信號(負邏輯)分別變成低電平、高電平，鎖存電路23變成置位狀態(tài)，其輸出變成接通。因而，高側驅動器21的輸出也變成接通，高電位側開關元件XDl變成導通狀態(tài)。此時，鎖存誤動作保護電路22不工作。
[0122]之后，在延遲規(guī)定時間(在圖4的示例中為5個時鐘)后reset信號上升時，對于鎖存誤動作保護電路22輸入作為電平移位后的信號的setdrn信號、resdrn信號(負邏輯)，它們均為低電平(有效)。因此，保護功能起作用，鎖存誤動作保護電路22的輸出在置位側、復位側均變成高電平。若將其輸入到鎖存電路23，則保持之前的值，維持之前的輸出。因此，高側驅動器21的輸出變成高電平，高電位側開關元件XDl維持導通狀態(tài)。
[0123]此時，邏輯或電路ORl的輸出變成低電平，因此，P溝道型MOS晶體管PMla、PM2a成為導通狀態(tài)。由此，兩電平移位電路24、25的輸出阻抗變低，因此，寄生電容Cdsl、Cds2的充電時間變短，可較快地復原。
[0124]另外，通過鎖存誤動作保護電路22，根據(jù)高側驅動器21的輸出信號HO的狀態(tài)，電平移位電路的阻抗不同。即，在輸出信號HO為低電平的狀態(tài)下，setdrn側的阻抗較低。因此，setdrn信號更早地恢復到高電平。由此，能實現(xiàn)穩(wěn)定的動作，并且，之后set信號變成接通時，能迅速地進行響應。另一方面，在輸出信號HO為高電平的狀態(tài)下，resdrn側的阻抗較低。因此，resdrn信號更早地恢復到高電平。由此，能實現(xiàn)穩(wěn)定的動作，并且，之后reset信號變成接通時能迅速地進行應答，能快速地驅動高電位側開關元件XD1。
[0125]另一方面，根據(jù)現(xiàn)有的脈沖產生電路，如圖6(b)所示，在誤動作防止用的P溝道MOS晶體管(PM1、PM2)的效果下，在resdrn信號變成低電平的同時setdrn信號恢復到高電平，但會產生延遲。在此期間，后級的鎖存誤動作保護電路22工作，輸出信號不變化，從而輸出響應產生延遲。
[0126]在實施方式2中，當產生dV/dt噪聲時，追加的邏輯或電路ORl動作，使P溝道MOS晶體管(PM1、PM2)成為導通狀態(tài)，緩和了 dV/dt噪聲產生時的延遲。然而，在本實施方式中，通過使set信號、reset信號的高電平期間重疊一定期間，從而暫時形成P溝道MOS晶體管(PMla、PM2a)的同時導通狀態(tài)，降低兩電平移位電路的輸出的阻抗。由此，能在輸入下一控制信號之前將電平移位電路的輸出狀態(tài)返回到穩(wěn)定狀態(tài)。因此，在本實施方式中，不管有無產生dV/dt噪聲，始終能緩和延遲。
[0127]圖7?圖9中示出將置位信號和復位信號的脈沖間隔分別設為50ns、30ns、10ns時主要信號的仿真結果。
[0128]作為主要信號，記載有來自高側驅動器21的輸出信號(out)、脈沖產生電路40的輸出即置位信號(set)和復位信號(reset)、來自邏輯或電路ORl的輸出信號(dvdten)、移位結束置位信號(setdrn)、移位結束復位信號(resdrn)。將利用本實施方式的脈沖產生電路的情況下的波形用實線來表示，將利用現(xiàn)有的脈沖產生電路的情況下的波形用虛線來表
/Jn ο
[0129]例如，在圖7的示例(脈沖間隔為50ns)中，通過利用本實施方式的脈沖產生電路，與利用現(xiàn)有的脈沖產生電路的情況相比，在上升時產生2ns的延遲緩和效果，在下降時產生5.8ns的延遲緩和效果。脈沖間隔越短，該效果越大，在圖9的示例(脈沖間隔為IOns)中，在上升時產生15ns的延遲緩和效果，在下降時產生17ns的延遲緩和效果。
[0130]標號說明
[0131]I半橋驅動電路
[0132]10輸出電路
[0133]20高側電路
[0134]21高側驅動器
[0135]22鎖存誤動作保護電路(保護單元)
[0136]23鎖存電路
[0137]24接通信號側電平移位電路(第I電平移位單元)[0138]25斷開信號側電平移位電路(第2電平移位單元)
[0139]26 NOT 電路
[0140]28控制信號輸出單元
[0141]30低側電路
[0142]31低側驅動器
[0143]40脈沖產生電路(脈沖產生單元)
[0144]50、56 D型觸發(fā)器
[0145]51、52、53 邏輯電路
[0146]54、55多路復用器電路
[0147]57計數(shù)器電路
[0148]90現(xiàn)有的半橋驅動電路
[0149]99現(xiàn)有的高側電路
[0150]ORl邏輯或電路(邏輯門單元)
[0151]DH、DL 二極管
[0152]PS.PSUPS2電源(電源單元)
【權利要求】
1.一種半導體裝置，該半導體裝置將一次側電位系統(tǒng)的輸入信號傳送給與該一次側電位系統(tǒng)不同的二次側電位系統(tǒng)，其特征在于， 具有串聯(lián)連接的高電位側開關元件和低電位側開關元件、以及以所述高電位側開關元件和所述低電位側開關元件的連接點的電位為基準的電源單元，該高電位側開關元件在二次側電位系統(tǒng)的控制信號下動作，該低電位側開關元件在一次側電位系統(tǒng)的控制信號下動作， 該半導體裝置具有: 脈沖產生單元，該脈沖產生單元基于所述輸入信號，產生用于使所述高電位側開關元件設置為導通狀態(tài)的脈沖狀的置位信號、和用于使所述高電位側開關元件設置為非導通狀態(tài)的脈沖狀的復位信號； 第I電平移位單元，該第I電平移位單元在二次側電位系統(tǒng)的高電位側電源電位與一次側電位系統(tǒng)的低電位側電源電位之間將第I電阻及第I開關元件串聯(lián)連接，作為所述第I開關元件的柵極信號，提供所述置位信號，從所述第I電阻及第I開關元件的連接點即第I連接點獲得二次側電位系統(tǒng)的電平移位結束置位信號； 第2電平移位單元，該第2電平移位單元在二次側電位系統(tǒng)的高電位側電源電位與一次側電位系統(tǒng)的低電 位側電源電位之間將第2電阻及第2開關元件串聯(lián)連接，作為所述第2開關元件的柵極信號，提供所述復位信號，從所述第2電阻及第2開關元件的連接點即第2連接點獲得二次側電位系統(tǒng)的電平移位結束復位信號； 控制信號輸出單元，該控制信號輸出單元基于所述電平移位結束置位信號及所述電平移位結束復位信號，輸出將所述高電位側開關元件保持于導通狀態(tài)或非導通狀態(tài)的控制信號；以及 保護單元，該保護單元設置于所述控制信號輸出單元的前級，在同時接收到所述電平移位結束置位信號及所述電平移位結束復位信號的情況下，向所述控制信號輸出單元提供規(guī)定的信號，使所述控制信號輸出單元繼續(xù)輸出之前的所述控制信號， 該半導體裝置具有: 第3開關元件，該第3開關元件與所述第I電阻并聯(lián)連接； 第4開關元件，該第4開關元件與所述第2電阻并聯(lián)連接；以及 邏輯門單元，該邏輯門單元在二次側電位系統(tǒng)中動作，并輸入有所述第I連接點、第2連接點的電位， 所述邏輯門單元在所述第I連接點、第2連接點的電位均比所述邏輯門單元的輸入閾值電壓要低的情況下，使所述第3開關元件、第4開關元件為導通狀態(tài)。
2.如權利要求1所述的半導體裝置，其特征在于， 包括反饋單元，該反饋單元在所述高電位側開關元件處于導通狀態(tài)時，將所述第I連接點下拉，并將所述第2連接點上拉，在所述高電位側開關元件處于非導通狀態(tài)時，將所述第I連接點上拉，并將所述第2連接點下拉。
3.如權利要求1或2所述的半導體裝置，其特征在于， 所述脈沖產生單元在作為用于使所述高電位側開關元件設置為導通狀態(tài)或非導通狀態(tài)的主脈沖信號的置位信號或復位信號中的任一方接通的期間，從該主脈沖信號開始上升起經過一定時間后使另一方的信號接通，生成使置位信號及復位信號雙方均接通的狀態(tài)。
4.一種高側電路的驅動方法，該高側電路的驅動方法將低電位系統(tǒng)的輸入信號傳送給聞電位系統(tǒng)，該聞側電路包括: 脈沖產生電路，該脈沖產生電路根據(jù)所輸入的低電位系統(tǒng)控制信號的上升沿，生成作為主微分脈沖的置位信號，根據(jù)所述低電位系統(tǒng)控制信號的下降沿，生成作為主微分脈沖的復位信號； 第I電平移位電路，該第I電平移位電路將由所述置位信號進行開關的N溝道型開關元件和電阻元件串聯(lián)連接而構成； 第2電平移位電路，該第2電平移位電路將由所述復位信號進行開關的N溝道型開關元件和電阻元件串聯(lián)連接而構成； 鎖存電路，該鎖存電路用于根據(jù)所述第I電平移位電路的輸出值和所述第2電平移位電路的輸出值，保持高側電路輸出的狀態(tài)； 驅動電路，該驅動電路基于該鎖存電路的輸出，生成驅動高電位側開關元件的信號；及鎖存誤動作保護電路，該鎖存誤動作保護電路使所述第I電平移位電路及第2電平移位電路的輸出值的規(guī)定狀態(tài)不傳送到鎖存輸入， 該高側電路的驅動方法的特征在于， 設置將所述第I電平移位電路及第2電平移位電路的輸出值分別作為輸入的邏輯或電路、源極端子與高側電路的高電位側電源電位連接且漏極端子與第I電平移位電路的輸出連接的第一 P溝道型半導體元件、及源極端子與高側電路的高電位側電源電位連接且漏極端子與第2電平移位電路的 輸出連接的第二 P溝道型半導體元件， 將所述第一 P溝道型半導體元件及第二 P溝道型半導體元件的柵極端子與所述邏輯或電路的輸出端子連接， 在所述脈沖產生電路產生一方的主微分脈沖時，另一方的輸出從所述主微分脈沖產生起經過一定時間后輸出副微分脈沖，從而在一定期間內使該脈沖產生電路的置位信號及復位信號均為高電平。
5.如權利要求4所述的高側電路的驅動方法，其特征在于， 通過調整副微分脈沖的輸出時間，從而利用所述邏輯或電路的輸出信號來控制所述第一P溝道型半導體元件及第二 P溝道型半導體元件的柵極電壓，調整所述脈沖產生電路的微分脈沖輸出均為高電平的脈沖輸出時間，并將所述第一 P溝道型半導體元件及第二 P溝道型半導體元件的柵極電壓及脈沖施加時間進行調整以使得超過所述第一P溝道型半導體元件及第二 P溝道型半導體元件的動作閾值電壓。
【文檔編號】H03K17/0412GK104025454SQ201280062352
【公開日】2014年9月3日 申請日期:2012年12月4日 優(yōu)先權日:2012年2月28日
【發(fā)明者】赤羽正志 申請人:富士電機株式會社