電平移位電路、半導(dǎo)體器件的制作方法
【專利摘要】電平移位電路包括：包含第一(Q5、Q7)和第二(Q6、Q8)反相器電路的鎖存電路(Q5、Q6、Q7、Q8)；由輸入信號(hào)動(dòng)作的第一輸入用MOS晶體管(Q1)；由輸入信號(hào)反轉(zhuǎn)信號(hào)動(dòng)作的第二輸入用MOS晶體管(Q2)；電流電壓控制用MOS晶體管(Q9)。鎖存電路(Q5、Q6、Q7、Q8)輸出將輸入電壓的電平轉(zhuǎn)換后電壓。第一和第二輸入用MOS晶體管(Q1、Q2)通過柵極端子接收輸入信號(hào)，根據(jù)輸入信號(hào)驅(qū)動(dòng)鎖存電路(Q5、Q6、Q7、Q8)。電流電壓控制用MOS晶體管(Q9)設(shè)在輸入用MOS晶體管(Q1、Q2)和鎖存電路(Q5、Q6、Q7、Q8)之間，在柵極端子接收控制電壓輸入，根據(jù)鎖存電路反轉(zhuǎn)動(dòng)作驅(qū)動(dòng)。
【專利說明】電平移位電路、半導(dǎo)體器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電平移位電路(level shift circuit),尤其涉及用于使布局面積縮小的技術(shù)。

【背景技術(shù)】
[0002]近年來的電子設(shè)備搭載有各種各樣的工作電壓的電路，實(shí)現(xiàn)了進(jìn)一步的省電力化、小型化。在電子設(shè)備中，混合搭載有工作電壓不同的電路并使其動(dòng)作，因此，使用了切換邏輯信號(hào)的電壓電平的電平移位電路。
[0003]對(duì)于電平移位電路，例如日本特開2004-343396號(hào)(專利文獻(xiàn)I)中公開了應(yīng)對(duì)穿透電流(penetrat1n current)的技術(shù):該穿透電流是在電平移位電路中，當(dāng)串聯(lián)地介于電源和接地之間的PMOS(positive channel Metal Oxide Semiconductor:P溝道金屬氧化物半導(dǎo)體)晶體管和 NMOS (negative channel Metal Oxide Semiconductor:N 溝道金屬氧化物半導(dǎo)體)晶體管在數(shù)據(jù)輸入的遷移時(shí)同時(shí)導(dǎo)通時(shí)產(chǎn)生的。日本特開2004-112666號(hào)(專利文獻(xiàn)2)公開了如下技術(shù):在電平移位電路中，在所供給的2個(gè)電源電壓的一方變得不穩(wěn)定的情況下，也能夠防止因穿透電流導(dǎo)致的消耗電力的增大。日本特開2004-153446號(hào)(專利文獻(xiàn)3)公開了縮小電平移位電路的占有面積的技術(shù)。
[0004]現(xiàn)有技術(shù)文獻(xiàn)
[0005]專利文獻(xiàn)
[0006]專利文獻(xiàn)1:日本特開2004-343396號(hào)公報(bào)
[0007]專利文獻(xiàn)2:日本特開2004-112666號(hào)公報(bào)
[0008]專利文獻(xiàn)3:日本特開2004-153446號(hào)公報(bào)


【發(fā)明內(nèi)容】

[0009]在F-M0N0S (metal-oxide-nitride-oxide-si I icon:金屬氧化氮氧化娃)所代表的那樣的非易失性存儲(chǔ)器中，作為用于將迫近或者超過晶體管元件的耐壓那樣的電壓施加于字線或者位線、源極線的手段，已知有使用鎖存型的電平移位電路作為解碼器用的方式。作為鎖存型的電平移位電路的缺點(diǎn)，能夠列舉構(gòu)成鎖存的MOS晶體管流過穿透電流而對(duì)鎖存反轉(zhuǎn)動(dòng)作產(chǎn)生影響的現(xiàn)象。為了避免該影響，在鎖存型的電平移位電路中，使用了尺寸比較大的下拉晶體管(pull down transistor)。
[0010]但是，在鎖存型的電平移位電路中，該下拉晶體管的占有面積也較大。另外，在作為解碼器用而使用的情況下，需要將相同的電路配置多個(gè)。因此，需要實(shí)現(xiàn)鎖存型的電平移位電路的小面積化的技術(shù)。
[0011]其它的課題和新的特征，將從本說明書的記載和附圖得以明確。
[0012]用于解決技術(shù)課題的技術(shù)方案
[0013]根據(jù)一實(shí)施方式的電平移位電路包括:包含第一和第二反相器電路的鎖存電路；通過輸入信號(hào)進(jìn)行動(dòng)作的第一輸入用MOS晶體管；通過輸入信號(hào)的反轉(zhuǎn)信號(hào)進(jìn)行動(dòng)作的第二輸入用MOS晶體管；和電流電壓控制用MOS晶體管。鎖存電路，以來自被施加第一電壓的第一電壓端子和被施加第二電壓的第二電壓端子的電壓作為工作電壓，輸出將輸入電壓的電平轉(zhuǎn)換得到的電壓。第一和第二輸入用MOS晶體管，通過柵極端子接收輸入信號(hào)，根據(jù)輸入信號(hào)驅(qū)動(dòng)鎖存電路。電流電壓控制用MOS晶體管連接在第一電壓端子和鎖存電路之間，通過根據(jù)鎖存電路的反轉(zhuǎn)動(dòng)作控制驅(qū)動(dòng)來抑止鎖存電路內(nèi)的穿透電流。
[0014]發(fā)明效果
[0015]根據(jù)上述一實(shí)施方式，能夠構(gòu)建由小的下拉晶體管形成的電平移位電路，能夠?qū)崿F(xiàn)鎖存型電平移位電路的小面積化。

【專利附圖】

【附圖說明】
[0016]圖1是表示關(guān)聯(lián)技術(shù)中的鎖存型電平移位電路的構(gòu)成的圖。
[0017]圖2是表示關(guān)聯(lián)技術(shù)中的鎖存型電平移位電路的動(dòng)作例的圖。
[0018]圖3是表示實(shí)施方式I中的鎖存型電平移位電路的構(gòu)成的圖。
[0019]圖4是表示實(shí)施方式I的鎖存型電平移位電路的動(dòng)作的圖。
[0020]圖5是表示流過電平移位電路的穿透電流的圖。
[0021]圖6是表示關(guān)聯(lián)技術(shù)和本實(shí)施方式的、鎖存反轉(zhuǎn)動(dòng)作例的圖。
[0022]圖7是表示實(shí)施方式I的鎖存型電平移位電路中、利用負(fù)電壓動(dòng)作的情況的動(dòng)作例的圖。
[0023]圖8是表示實(shí)施方式2中的鎖存型電平移位電路的構(gòu)成的圖。
[0024]圖9是表示實(shí)施方式3中的鎖存型電平移位電路的構(gòu)成的圖。
[0025]圖10是表示實(shí)施方式3中的動(dòng)作例的圖。
[0026]圖11是表示實(shí)施方式4中的鎖存型電平移位電路的構(gòu)成的圖。
[0027]圖12是表示搭載有實(shí)施方式的鎖存型電平移位電路的內(nèi)置有閃存模塊的微型計(jì)算機(jī)I的構(gòu)成的圖。
[0028]圖13是表示閃存模塊2的構(gòu)成的圖。
[0029]圖14是分別表示用于驅(qū)動(dòng)閃存模塊2內(nèi)的存儲(chǔ)器陣列30的字線、位線、源極線的工作電壓的例子的圖。
[0030]圖15是分別表示用于驅(qū)動(dòng)存儲(chǔ)器柵極(MG)、控制柵極(CG)、位線、源極線的工作電壓的例子的圖。
[0031]圖16是以鎖存型電平移位電路的動(dòng)作為中心表示閃存模塊的改寫動(dòng)作時(shí)的波形的圖。
[0032]圖17是以鎖存型電平移位電路的動(dòng)作為中心表示閃存模塊的擦除動(dòng)作時(shí)的波形的圖。
[0033]圖18是表示閃存模塊2中的、存儲(chǔ)器陣列30周邊的電路的圖。
[0034]圖19是表示預(yù)解碼器25和行解碼驅(qū)動(dòng)器26周邊的構(gòu)成例的圖。
[0035]圖20是表示使用實(shí)施方式3或4的電平移位電路的源極線解碼器的構(gòu)成例的圖。
[0036]圖21是表示使用實(shí)施方式I的電平移位電路構(gòu)成的行解碼驅(qū)動(dòng)器26的例子的圖。
[0037]圖22是表示使用實(shí)施方式I的電平移位電路構(gòu)成的配電器32的例子的圖。
[0038]圖23是表示實(shí)施方式I所示的鎖存型電平移位電路的布局例41的圖。
[0039]圖24是表示關(guān)聯(lián)技術(shù)所示的鎖存型電平移位電路的布局例55的圖。
[0040]圖25是表示使用實(shí)施方式所示的鎖存型電平移位電路的行解碼電路的布局例的圖。

【具體實(shí)施方式】
[0041]以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。其中，在圖中對(duì)相同或相當(dāng)部分標(biāo)注相同的附圖標(biāo)記，不重復(fù)其說明。
[0042]<關(guān)聯(lián)技術(shù)>
[0043]首先，為了與實(shí)施方式相比，關(guān)于關(guān)聯(lián)技術(shù)進(jìn)行說明。在使用高電壓的產(chǎn)品(例如、液晶驅(qū)動(dòng)器、閃速存儲(chǔ)器)中，作為用于將迫近或者超過晶體管元件的耐壓那樣的電壓施加于字線或者位線、源極線的手段，已知有使用鎖存型的電平移位電路的方式。
[0044]圖1是表示關(guān)聯(lián)技術(shù)中的鎖存型電平移位電路的構(gòu)成的圖。
[0045]如圖1所示，關(guān)聯(lián)技術(shù)中的鎖存型電平移位電路包括:鎖存部，其由接受工作電壓Vp、Vn進(jìn)行動(dòng)作的4個(gè)MOS晶體管Q5、Q6、Q7、Q8構(gòu)成，接受輸入信號(hào)IN對(duì)鎖存部的輸入節(jié)點(diǎn)N1、N2進(jìn)行驅(qū)動(dòng)的N溝道型的輸入用MOS晶體管Ql、Q2 ;和設(shè)置在該輸入用MOS晶體管Q1、Q2和鎖存部的輸入節(jié)點(diǎn)N1、N2之間，利用控制電壓Ve進(jìn)行開閉動(dòng)作的N溝道型的輸入切斷MOS晶體管Q3、Q4。
[0046]在關(guān)聯(lián)技術(shù)中，例如在接收小振幅的輸入信號(hào)IN并將其電平轉(zhuǎn)換為接地電位和升壓電位那樣的大振幅的信號(hào)的情況下，如以下的方式動(dòng)作。在關(guān)聯(lián)技術(shù)中，輸入用MOS晶體管Q1、Q2構(gòu)成為下拉晶體管，通過輸入信號(hào)IN而接收邏輯的輸入。由于利用控制電壓Ve使輸入切斷MOS晶體管Q3、Q4導(dǎo)通，所以所接收的邏輯的輸入被鎖存到鎖存部。像這樣，在該鎖存型電平移位電路中，使工作電壓Vp比較低(5V左右)，利用Vn = Vss電壓(接地電位)確定鎖存。在鎖存型電平移位電路中，在鎖存的確定后，利用控制電壓Ve的變更使輸入切斷MOS晶體管Q3、Q4截止后，使工作電壓Vp上升至所期望的電壓、即升壓電壓(例如、Vp = 11V)。該鎖存型電平移位電路中，在該上升后的工作電壓Vp為具有超過晶體管元件的耐壓的可能性的電壓的情況下，使工作電壓Vn側(cè)的電源電壓上升，進(jìn)行控制使得不施加超過晶體管元件的耐壓的電壓。
[0047]圖2是表示關(guān)聯(lián)技術(shù)中的鎖存型電平移位電路的動(dòng)作例的圖。關(guān)聯(lián)技術(shù)所示的MOS晶體管的源極-漏極間耐壓，在工作電壓下假設(shè)為8?1V左右。因此，以構(gòu)成鎖存型電平移位電路的MOS晶體管不被施加超過各晶體管元件的耐壓的電壓的方式，在圖2的“耐壓緩和區(qū)域”所示的例子中，使工作電壓Vp為11V，使工作電壓Vn上升至1.1V。
[0048]在關(guān)聯(lián)技術(shù)中，在構(gòu)成鎖存電路的N溝道型MOS晶體管Q5、Q6中流過的穿透電流成為阻礙鎖存反轉(zhuǎn)動(dòng)作的主要原因。為了應(yīng)對(duì)這種情況，在關(guān)聯(lián)技術(shù)中，使用大尺寸的下拉晶體管(M0S晶體管Q1、Q2)構(gòu)成電路。
[0049]但是，在構(gòu)成鎖存型電平移位電路的各種晶體管中，該下拉晶體管的占有面積也最大。并且，鎖存型電平移位電路在設(shè)備的解碼器部等中配置多個(gè)。例如，在用于閃速存儲(chǔ)器的情況下，還存在按每個(gè)字線配置鎖存型電平移位電路的情況，對(duì)芯片面積產(chǎn)生的影響也較大。
[0050]<實(shí)施方式1>
[0051]接著，一邊與圖1的關(guān)聯(lián)技術(shù)相比，一邊對(duì)實(shí)施方式I涉及的鎖存型電平移位電路進(jìn)行說明。
[0052]圖3是表示實(shí)施方式I中的鎖存型電平移位電路的構(gòu)成的圖。
[0053]如圖3所示，鎖存型電平移位電路包括:鎖存部，在被施加工作電壓Vp的一方的電壓端子與規(guī)定的節(jié)點(diǎn)(N3)之間包含輸入輸出交叉耦合連接的2個(gè)反相器(inverter);接受輸入信號(hào)IN來對(duì)鎖存部的輸入節(jié)點(diǎn)N1、N2進(jìn)行驅(qū)動(dòng)的N溝道型的輸入用MOS晶體管Q1、Q2 ;和設(shè)置在該輸入用MOS晶體管Ql、Q2和鎖存部的輸入節(jié)點(diǎn)N1、N2之間，利用控制電壓進(jìn)行開閉動(dòng)作的N溝道型的輸入切斷MOS晶體管Q3、Q4。
[0054]并且，鎖存型電平移位電路包括連接在規(guī)定的節(jié)點(diǎn)(N3)與被施加工作電壓Vn的另一方的電壓端子之間的電流電壓控制用MOS晶體管Q9。
[0055]鎖存部所包含的2個(gè)反相器的一個(gè)由如下構(gòu)成:在被施加工作電壓Vp的電壓端子與規(guī)定的節(jié)點(diǎn)(N3)之間串聯(lián)連接的MOS晶體管Q5和Q7。鎖存部所包含的2個(gè)反相器的另一個(gè)由如下構(gòu)成:在被施加工作電壓Vp的電壓端子與規(guī)定的節(jié)點(diǎn)(N3)之間串聯(lián)連接的MOS晶體管Q6和Q8。
[0056]電流電壓控制用MOS晶體管Q9通過柵極端子接受控制電壓。MOS晶體管Q9在基于輸入信號(hào)IN進(jìn)行的鎖存部的反轉(zhuǎn)動(dòng)作時(shí)截止，由此抑止穿透電流。電平移位電路具有多個(gè)電壓端子，被從各個(gè)電壓端子施加工作電壓Vp、Vn等。
[0057]通過該構(gòu)成，即使抑制輸入用MOS晶體管Q1、Q2的驅(qū)動(dòng)能力，也能夠順利地進(jìn)行鎖存部的反轉(zhuǎn)，所以，能夠采用小的下拉晶體管構(gòu)成鎖存型電平移位電路，能夠有助于布局面積的小面積化。
[0058]圖4是表示實(shí)施方式I的鎖存型電平移位電路的動(dòng)作的圖。此外，利用與鎖存型電平移位電路分別設(shè)置的電源控制電路，來控制對(duì)鎖存型電平移位電路的工作電壓Vp、工作電壓Vn、控制電壓Vnp等。例如，在鎖存型電平移位電路中，首先，使工作電壓Vp = 5.5V左右，通過鎖存部Q5、Q6、Q7、Q8確定基于輸入信號(hào)IN的邏輯的輸入。在鎖存型電平移位電路中，在確定鎖存后，利用控制電壓使輸入切斷MOS晶體管Q3、Q4截止，使工作電壓Vp上升至所期望的電壓(例如，Vp = 11V)。
[0059]在使電平轉(zhuǎn)換后的輸出電壓OUT為晶體管元件的耐壓以上的情況下，在鎖存型電平移位電路中使對(duì)一方的電壓端子施加的電壓Vp上升前,使施加于另一方的電壓端子的電壓Vn為耐壓緩和電壓(圖4的例子中，工作電壓Vn= 1.1V)。即，為了將該耐壓緩和電壓施加于鎖存部Q5、Q6、Q7、Q8，使施加于電流電壓控制用MOS晶體管Q9的控制電壓Vnp為電流電壓控制用MOS晶體管Q9的閾值電壓(Vth)以上。在圖4的例子中，進(jìn)行控制，使得控制電壓Vnp上升至5V，節(jié)點(diǎn)N3的電位和施加于另一方的電壓端子的電壓Vn實(shí)質(zhì)上相等。
[0060]在此，將以施加于鎖存部所包含的MOS晶體管的電壓不超過該MOS晶體管的耐壓的方式從電壓端子施加的電壓、即、向使耐壓緩和的方向從電壓端子施加的電壓稱為耐壓緩和電壓。
[0061]在圖4的例子中，在工作電壓Vp = 5.5V時(shí)，輸入輸入信號(hào)IN，對(duì)作為下拉晶體管的MOS晶體管Ql施加輸入電壓。此時(shí)，另一方的工作電壓Vn = Vss,通過MOS晶體管Ql電流向Vss方向流動(dòng),進(jìn)入使節(jié)點(diǎn)NI的電平從5.5V向接地電位方向下降的鎖存的反轉(zhuǎn)動(dòng)作。
[0062]在鎖存部Q5、Q6、Q7、Q8的反轉(zhuǎn)動(dòng)作時(shí)，節(jié)點(diǎn)N2的充電通過P溝道型MOS晶體管Q8進(jìn)行。此時(shí)，從節(jié)點(diǎn)N2經(jīng)由N溝道型MOS晶體管Q6通過節(jié)點(diǎn)N3后朝向另一方的電壓端子的路徑的電流，被接受Vss (接地電位)的電流電壓控制用MOS晶體管Q9抑止為控制電壓。由此，節(jié)點(diǎn)N1、N2的交叉耦合節(jié)點(diǎn)的電壓推移順利地進(jìn)行。因此，即使是與第一關(guān)聯(lián)技術(shù)相比下拉晶體管Ql、Q2的電流驅(qū)動(dòng)能力小的晶體管，也能夠構(gòu)成鎖存型電平移位電路，能夠減小鎖存型電平移位電路的布局面積。
[0063]圖5是表不流過電平移位電路的穿透電流的圖。圖5的(A)是表不流過關(guān)聯(lián)技術(shù)中的電平移位電路的穿透電流的圖。穿透電流Il是流過MOS晶體管Q05或者Q06的電流。在圖5的(A)中，除了圖1中說明的關(guān)聯(lián)技術(shù)的構(gòu)成之外，還示出穿透電流II。
[0064]圖5的(B)是表示用于與關(guān)聯(lián)技術(shù)相比、流過本實(shí)施方式中的電平移位電路的穿透電流12的圖。穿透電流12是流過MOS晶體管Q5或者Q6的電流。
[0065]圖6是表不關(guān)聯(lián)技術(shù)和本實(shí)施方式的、鎖存反轉(zhuǎn)動(dòng)作例的圖。圖6的(A)是表不關(guān)聯(lián)技術(shù)和本實(shí)施方式中的穿透電流的不同的圖。圖6的(B)是表示電平移位電路的動(dòng)作例的圖。圖6的(C)是表示輸入信號(hào)的變化的圖。在圖6的(A)、(B)、(C)中，示出了圖5所示的各節(jié)點(diǎn)(節(jié)點(diǎn)勵(lì)1、勵(lì)2、附、吧)、輸入信號(hào)IN、穿透電流I1、12。
[0066]如圖6的(C)所示，通過輸入信號(hào)IN的變化，在鎖存電路中開始反轉(zhuǎn)動(dòng)作。伴隨輸入信號(hào)IN的變化，如圖6的(B)所示，各節(jié)點(diǎn)(節(jié)點(diǎn)N01、N02、N1、N2)的電位發(fā)生切換。如圖6的(A)所示，在關(guān)聯(lián)技術(shù)的構(gòu)成中，產(chǎn)生了較大的穿透電流II，對(duì)此相對(duì)，在本實(shí)施方式中，只產(chǎn)生了比關(guān)聯(lián)技術(shù)小的穿透電流12，從而與關(guān)聯(lián)技術(shù)相比穿透電流減小。
[0067]另外，在鎖存型電平移位電路中，在為了抑制對(duì)構(gòu)成鎖存部的晶體管施加過度的電壓而施加耐壓緩和電壓的情況下，在圖4的例子中，控制電壓Vnp = 5V，將比施加于另一方的電壓端子的Vn = Vss (接地電位)高的電壓1.1V施加于電流電壓控制用MOS晶體管Q9的柵極端子。由此，能夠使鎖存型電平移位電路以不阻礙耐壓緩和動(dòng)作的方式動(dòng)作。
[0068]此外，在對(duì)鎖存型電平移位電路施加耐壓緩和電壓時(shí)，工作電壓Vn和控制電壓Vnp的電壓施加的順序可以為任一者在先，但當(dāng)考慮電路的穩(wěn)定動(dòng)作時(shí)，期望在施加控制電壓Vnp之后施加工作電壓Vn。
[0069]另外，在圖3所示的鎖存型電平移位電路中，示出了在鎖存部和另一方的電壓端子之間設(shè)置I個(gè)MOS晶體管的構(gòu)成。但是，當(dāng)然也可以是如下構(gòu)成:在鎖存部所包含的2個(gè)反相器各自與另一方的電壓端子之間、即、各反相器的規(guī)定節(jié)點(diǎn)N3與另一方電壓端子之間分別設(shè)置MOS晶體管，將共用的控制電壓施加于這2個(gè)MOS晶體管的柵極端子。
[0070]圖7是表示實(shí)施方式I的鎖存型電平移位電路中，利用負(fù)電壓進(jìn)行動(dòng)作的情況的動(dòng)作例的圖。關(guān)于施加負(fù)電壓的情況的動(dòng)作，進(jìn)行與圖1所示的現(xiàn)有的構(gòu)成電路相同的控制。另外，關(guān)于在本發(fā)明中追加的輸入信號(hào)Vnp，在施加負(fù)電壓的情況下，始終以O(shè)V動(dòng)作。
[0071]〈實(shí)施方式2>
[0072]接著，使用附圖對(duì)另一實(shí)施方式進(jìn)行說明。
[0073]圖8是表示實(shí)施方式2中的鎖存型電平移位電路的構(gòu)成的圖。
[0074]與實(shí)施方式I相比，在實(shí)施方式I中，MOS晶體管Q9通過在鎖存部的反轉(zhuǎn)動(dòng)作時(shí)成為截止來抑止穿透電流，并且，也作為用于將耐壓緩和電壓施加于鎖存部Q5、Q6、Q7、Q8的MOS晶體管發(fā)揮作用。實(shí)施方式2中，作為電流電壓控制用MOS晶體管，分別設(shè)置有主要起到穿透電流抑止的作用的MOS晶體管和用于將耐壓緩和電壓施加到鎖存部Q5、Q6、Q7、Q8的MOS晶體管。
[0075]在實(shí)施方式2中，如圖8所示，鎖存型電平移位電路包括:鎖存部，在被施加工作電壓Vp的一方的電壓端子與規(guī)定的節(jié)點(diǎn)(N3、N4)之間包含輸入輸出被交叉耦合連接的2個(gè)反相器；接受輸入信號(hào)IN對(duì)鎖存部的輸入節(jié)點(diǎn)N1、N2進(jìn)行驅(qū)動(dòng)的N溝道型的輸入用MOS晶體管Q1、Q2 ;和設(shè)置在該輸入用MOS晶體管Q1、Q2和鎖存部的輸入節(jié)點(diǎn)N1、N2之間，通過控制電壓進(jìn)行開閉動(dòng)作的N溝道型的輸入切斷MOS晶體管Q3、Q4。
[0076]并且，鎖存型電平移位電路包括:M0S晶體管Q10、Ql I，其連接在規(guī)定的節(jié)點(diǎn)(N3)和被施加工作電壓Vn的另一方的電壓端子之間；和MOS晶體管Q9、Q12，其連接在規(guī)定的節(jié)點(diǎn)(N4)和被施加工作電壓Vn的另一方的電壓端子之間。
[0077]鎖存部所包含的2個(gè)反相器的一方包含串聯(lián)連接在被施加工作電壓Vp的電壓端子Vp和規(guī)定的節(jié)點(diǎn)(N3)之間的MOS晶體管Q5、Q7、Q13。柵極端子與規(guī)定的節(jié)點(diǎn)(N4)連接的P溝道型MOS晶體管Q13起到反轉(zhuǎn)動(dòng)作的輔助作用。
[0078]鎖存部所包含的2個(gè)反相器的另一方包含串聯(lián)連接在被施加工作電壓Vp的電壓端子Vp和規(guī)定的節(jié)點(diǎn)(N4)之間的MOS晶體管Q6、Q8、Q14。柵極端子與規(guī)定的節(jié)點(diǎn)(N3)連接的P溝道型MOS晶體管Q14起到反轉(zhuǎn)動(dòng)作的輔助作用。
[0079]MOS晶體管Q9、QlO通過柵極端子接受控制電壓。MOS晶體管Q9、QlO在基于輸入信號(hào)IN進(jìn)行的鎖存部的反轉(zhuǎn)動(dòng)作時(shí)截止。另外，N溝道型MOS晶體管Q11、Q12由輸入信號(hào)IN控制。
[0080]N溝道型MOS晶體管Q11、或者Q12主要起到穿透電流切斷的作用。S卩，N溝道型MOS晶體管Q11、Q12通過輸入信號(hào)IN動(dòng)作，抑止因鎖存部Q5、Q6、Q7、Q8的反轉(zhuǎn)動(dòng)作引起的穿透電流。
[0081]與實(shí)施方式I相比，N溝道型MOS晶體管Qll、Q12由輸入信號(hào)IN控制。由此，能夠進(jìn)行P溝道型MOS晶體管Q13、Q14的柵極控制。這些P溝道型MOS晶體管Q13、Q14與成為P溝道型MOS晶體管Q7、Q8的柵極電壓的節(jié)點(diǎn)N1、N2的電壓相比，寄生電容少，因此遷移早。因此，在鎖存部Q5、Q6、Q7、Q8中，起到將來自放電側(cè)的節(jié)點(diǎn)處的P溝道型MOS晶體管的充電路徑切斷的作用。
[0082]N溝道型MOS晶體管Q9、Q10是主要用于將耐壓緩和電壓施加到鎖存部Q5、Q6、Q7、Q8的MOS晶體管。在鎖存確定后，使工作電壓Vp為高電壓時(shí)，N溝道型MOS晶體管Q9、Q10通過柵極端子接受閾值電壓以上的控制電壓Vnp。由此，經(jīng)由節(jié)點(diǎn)N3、N4將工作電壓Vn施加到鎖存部Q5、Q6、Q7、Q8。
[0083]當(dāng)然，因控制電壓的變化，也具有反轉(zhuǎn)動(dòng)作時(shí)的穿透電流削減效果，但是，在圖8的鎖存型電平移位電路中，通過N溝道型MOS晶體管Qll或者Q12的穿透電流削減效果更高。在該實(shí)施方式2中，并聯(lián)連接于構(gòu)成鎖存電路的一方的反相器電路和電壓端子Vn之間的MOS晶體管Q10、Q11，進(jìn)行經(jīng)由了一方的反相器電路的穿透電流的抑制和耐壓緩和。另夕卜，并聯(lián)連接于構(gòu)成鎖存電路的另一方的反相器電路和電壓端子Vn之間的MOS晶體管Q9、Q12，進(jìn)行經(jīng)由了另一方的反相器電路的穿透電流的抑制和耐壓緩和。
[0084]此外，動(dòng)作例與實(shí)施方式I相同。
[0085]通過以上的構(gòu)成，能夠削減穿透電流，根據(jù)各晶體管的閾值和工作電壓等，與實(shí)施方式I相比，能夠進(jìn)一步減小下拉晶體管Q1、Q2的尺寸。
[0086]<實(shí)施方式3>
[0087]接著，使用附圖對(duì)再一實(shí)施方式進(jìn)行說明。
[0088]圖9是表示實(shí)施方式3中的鎖存型電平移位電路的構(gòu)成的圖。
[0089]與實(shí)施方式I相比，在實(shí)施方式3中，鎖存部Q5、Q6、Q7、Q8所包含的2個(gè)反相器由耐壓緩和用的N溝道型MOS晶體管Q3、Q4分割，這點(diǎn)不同。鎖存部所包含的2個(gè)反相器的一方包含串聯(lián)連接在被施加工作電壓Vp的電壓端子和規(guī)定的節(jié)點(diǎn)N3之間的MOS晶體管Q5、Q7、Q3。N溝道型MOS晶體管Q3是用于通過電壓箝位(voltage clamp)來實(shí)現(xiàn)對(duì)鎖存部的耐壓緩和動(dòng)作的晶體管。鎖存部所包含的2個(gè)反相器的另一方包含串聯(lián)連接在被施加工作電壓Vp的電壓端子和規(guī)定的節(jié)點(diǎn)N3之間的MOS晶體管Q6、Q8、Q4。N溝道型MOS晶體管Q3、Q4通過柵極端子接受控制電壓Vf從而進(jìn)行動(dòng)作。在實(shí)施方式3的鎖存型電平移位電路中，對(duì)作為耐壓緩和用MOS發(fā)揮作用的MOS晶體管Q3、Q4的柵極端子施加規(guī)定電壓，由此通過電壓箝位實(shí)施耐壓緩和動(dòng)作。像這樣，在實(shí)施方式3中，作為電流電壓控制用的MOS晶體管主要具有Q3、Q4、Q9，M0S晶體管Q3、Q4主要作為耐壓緩和用的MOS晶體管發(fā)揮作用。另外，MOS晶體管Q9主要作為穿透電流防止用的晶體管發(fā)揮作用。
[0090]圖10是表示實(shí)施方式3中的動(dòng)作例的圖。
[0091]在對(duì)控制電壓Vf施加了正電壓(圖10的例子中，控制電壓Vf = 5V)的情況下，工作電壓Vp直接施加于鎖存部所包含的2個(gè)反相器中的、節(jié)點(diǎn)N1、N2。另一方面，節(jié)點(diǎn)N5、N6被施加由控制電壓Vf箝位而得到的電壓。圖10的例子中，節(jié)點(diǎn)N5、N6被施加(5V_Vth)的電壓。圖10所示的耐壓緩和動(dòng)作時(shí)，在使工作電壓Vp上升到高電壓(例如、工作電壓Vp=IIV)的情況下，節(jié)點(diǎn)N5或者N6被施加由N溝道型MOS晶體管Q3、Q4箝位而得到的電壓。在圖10的例子中，節(jié)點(diǎn)N5或者N6被施加被箝位而得到的電壓(5V-Vth)。
[0092]通過具備該構(gòu)成，能夠緩和對(duì)N溝道型MOS晶體管的電壓施加，因此，N溝道型MOS 晶體管的可靠性(TDDB (Time Dependent Dielectric Breakdown:經(jīng)時(shí)介電質(zhì)擊穿)、FN(Fowler-Nordheim)穿隧導(dǎo)致的氧化膜劣化等)提高。與P溝道型MOS晶體管相比，在N溝道型MOS晶體管的可靠性低的情況下變得有效。當(dāng)然，也能夠與實(shí)施方式I同樣地進(jìn)行控制，使得施加于MOS晶體管Q9的控制電壓Vnp為電流電壓控制用MOS晶體管Q9的閾值電壓(Vth)以上，使控制電壓Vnp上升至5V，且使節(jié)點(diǎn)N3的電位和施加于另一方的電壓端子的電壓Vn實(shí)質(zhì)上相等。S卩，也能夠經(jīng)由MOS晶體管Q9從電壓端子施加耐壓緩和電壓。
[0093]<實(shí)施方式4>
[0094]接著，使用附圖對(duì)又一實(shí)施方式進(jìn)行說明。
[0095]圖11是表示實(shí)施方式4中的鎖存型電平移位電路的構(gòu)成的圖。
[0096]相對(duì)于實(shí)施方式2的構(gòu)成，追加了在實(shí)施方式3中說明的耐壓緩和用的N溝道型MOS晶體管Q3、Q4。實(shí)施方式4中的用于耐壓緩和的動(dòng)作例，與在實(shí)施方式3中說明的由控制電壓Vf的施加而產(chǎn)生的動(dòng)作例相同。在實(shí)施方式4中，MOS晶體管Q3、Q4、Q9、Q10、Q11、Q12作為電流電壓控制用MOS晶體管發(fā)揮作用。這些電流電壓控制用MOS晶體管中的、發(fā)揮穿透電流抑止的作用的晶體管是MOS晶體管Qll、Q12。另外，作為耐壓緩和用MOS晶體管發(fā)揮作用的晶體管是MOS晶體管Q10、Q9、Q3、Q4。MOS晶體管Q13、Q14起到鎖存部的鎖存反轉(zhuǎn)動(dòng)作的輔助的作用。
[0097]<鎖存型電平移位電路的安裝例>
[0098]如上所述，對(duì)各實(shí)施方式進(jìn)行了說明，對(duì)這些各實(shí)施方式所示的鎖存型電平移位電路的安裝例進(jìn)行說明。
[0099]圖12是表示搭載有實(shí)施方式的鎖存型電平移位電路的內(nèi)置有閃存模塊的微型計(jì)算機(jī)I的構(gòu)成的圖。
[0100]如圖12所示，內(nèi)置有閃存模塊的微型計(jì)算機(jī)I包括閃存模塊2、RAM (RandomAccess Memory:隨機(jī)存取存儲(chǔ)器)3、CPU (Central Processing Unit:中央處理器)4、DMAC (Direct Memory Access Controller:直接存儲(chǔ)器存取控制器)5、JTAG (Joint TestAct1n Group:聯(lián)合測(cè)試行動(dòng)組)6、系統(tǒng)總線7、多總線電橋8、SPI (Serial PeripheralInterface:串行外圍接口)9、FlexRaylO、CMT (Concurrent Multipath Transfer:并行多路徑傳輸)11、MotorTimer (電動(dòng)計(jì)時(shí)器)I2、ATU(Automatic Antenna Tuner:自動(dòng)天線調(diào)諧器)13、USB(Universal Serial Bus:通用串行總線)14、CAN(Controller Area Network:控制器局域網(wǎng))15、CRC(Cyclic Redundancy Check:循環(huán)冗余檢驗(yàn))16、WDT(Watchdog Timer:看門狗定時(shí)器)17和ADC(Analog to Digital Converter:模數(shù)轉(zhuǎn)換器)18。例如，內(nèi)置有閃存模塊的微型計(jì)算機(jī)I是用于車載用途的微型計(jì)算機(jī)。實(shí)施方式的鎖存型電平移位電路在閃存模塊2中使用。
[0101]圖13是表示圖12所示的閃存模塊2的構(gòu)成的圖。
[0102]如圖13所示，閃存模塊2包括:用于與外部的設(shè)備收發(fā)數(shù)據(jù)、指令的輸入輸出電路21 ;對(duì)閃存模塊2內(nèi)的各電路進(jìn)行控制的控制電路22 ;保持用于訪問存儲(chǔ)器陣列30的地址的地址緩沖器23 ;對(duì)閃存模塊2內(nèi)的各電路供給電壓的電源電路24 ;對(duì)用于訪問存儲(chǔ)器陣列30的地址進(jìn)行預(yù)解碼的預(yù)解碼器25 ;用于對(duì)行地址進(jìn)行解碼來對(duì)字線進(jìn)行驅(qū)動(dòng)的行解碼驅(qū)動(dòng)器26 ;保持對(duì)存儲(chǔ)器陣列30寫入的寫入數(shù)據(jù)的寫鎖存器27 ;用于將信號(hào)放大的讀出放大器電路28 ;用于對(duì)列地址進(jìn)行解碼的列解碼器29 ;存儲(chǔ)器陣列30 ;和用于驅(qū)動(dòng)源極線的源極解碼驅(qū)動(dòng)器31。
[0103]圖14分別示出采用通常的疊層?xùn)艠O型閃速存儲(chǔ)器陣列的閃存模塊內(nèi)的字線(WL)、位線(BL)、源極線(SL)的各模式下的工作電壓的例子。
[0104]圖15分別示出采用M0N0S型閃速存儲(chǔ)器陣列的閃存模塊內(nèi)的存儲(chǔ)器柵極(MG)、控制柵極(CG)、位線、源極線的各模式下的工作電壓的例子。
[0105]如圖14和圖15所示，在閃存模塊2內(nèi)，使用了各種各樣的高電壓，需要將其適當(dāng)且有選擇地施加到存儲(chǔ)器單元。這樣的各種各樣的電壓由圖13所示的電源電路24生成。
[0106]接著，對(duì)包含實(shí)施方式的鎖存型電平移位電路的閃存模塊2的動(dòng)作進(jìn)行說明。
[0107]圖16是以適用于行解碼器的鎖存型電平移位電路的動(dòng)作為中心示出閃存模塊的改寫動(dòng)作時(shí)的波形的圖。在圖中，通過信號(hào)WE#取入的地址信號(hào)被解碼，在時(shí)刻a，作為MG解碼器的X地址被輸入(INx)。接受該信號(hào)而在電平移位產(chǎn)生反轉(zhuǎn)動(dòng)作，在被選擇的L/S(電平移位電路)發(fā)生反轉(zhuǎn)動(dòng)作。在時(shí)刻b的定時(shí)，使耐壓緩和電壓Vnp為5V。在時(shí)刻c的定時(shí)，Vn = 1.1V。在時(shí)刻d的定時(shí)，進(jìn)行向Vp = IlV的遷移，通過該動(dòng)作對(duì)存儲(chǔ)器單元的WL施加電壓8V。在脈沖施加后，在時(shí)刻e、f、g、h的各定時(shí)，分別進(jìn)行與時(shí)刻d、c、b、a相反的動(dòng)作，由此實(shí)現(xiàn)關(guān)閉動(dòng)作。通過進(jìn)行該一系列的控制，能夠考慮L/S構(gòu)成晶體管的耐壓并將圖14、15所示那樣的電壓施加于存儲(chǔ)器單元。
[0108]此外，對(duì)鎖存型電平移位電路的輸入信號(hào)IN和各種工作電壓Vp、Vn、Vnp、Ve等的控制定時(shí)，主要以X地址(INx)的變化為基準(zhǔn)適當(dāng)延遲來進(jìn)行控制。特別是，此處被輸入于鎖存型電平移位電路的IN以在WL激活的時(shí)刻a從(INx)馬上變化的方式被輸入到電平移位電路，以在WL結(jié)束激活的時(shí)刻f從(INx)變化起的一定時(shí)間后(e、f、g實(shí)施后)變化的方式被輸入到電平移位電路。
[0109]圖17是以鎖存型電平移位電路的動(dòng)作為中心示出閃存模塊的擦除動(dòng)作時(shí)的波形的圖。在圖中，通過信號(hào)WE#取入的地址信號(hào)被解碼，在時(shí)刻a，作為MG解碼器的X地址被輸入(INx)。接收該信號(hào)而在電平移位產(chǎn)生反轉(zhuǎn)動(dòng)作，在被選擇的L/S發(fā)生反轉(zhuǎn)動(dòng)作。在時(shí)刻b的定時(shí)，為了耐壓緩和而使Vp電壓為1.1V。在時(shí)刻c的定時(shí)，使在時(shí)刻a所輸入的地址通過鎖存動(dòng)作確定，因此，使其遷移至Ve = -3.3V。在時(shí)刻d的定時(shí)，進(jìn)行向Vn = -8V的遷移，利用該動(dòng)作對(duì)存儲(chǔ)器單元的WL施加負(fù)電壓-8V。在脈沖施加后，在時(shí)刻e、f、g、h的各定時(shí)，分別進(jìn)行與時(shí)刻d、C、b、a相反的動(dòng)作，由此實(shí)現(xiàn)關(guān)閉動(dòng)作。通過進(jìn)行該一系列的控制，能夠考慮L/S構(gòu)成晶體管的耐壓并將圖14、15所示那樣的電壓施加于存儲(chǔ)器單元。
[0110]在圖16和圖17中，在由“L/S關(guān)聯(lián)信號(hào)”所示的部分示出了鎖存型電平移位電路的動(dòng)作例(工作電壓Vp、工作電壓Ve、工作電壓Vn、控制電壓Vnp、節(jié)點(diǎn)N2)?！癢L”表示字線的動(dòng)作例。
[0111]圖18是表示閃存模塊2中的、存儲(chǔ)器陣列30周邊的電路的圖。此外，在圖18中，為了表示包含鎖存型電平移位電路的部分，將“控制電平移位器”的文字列施加到各塊。另夕卜，圖18中，將圖13的源極解碼驅(qū)動(dòng)器31表示為源極線驅(qū)動(dòng)器31A、源極線解碼器31B。此夕卜，圖18中，配電器32控制對(duì)源極線驅(qū)動(dòng)器31A、源極線解碼器31B輸出的輸出電壓。從功能上，可以說配電器32為圖13所示的電源電路24的一部分。
[0112]圖19是表示圖13的預(yù)解碼器25和行解碼驅(qū)動(dòng)器26周邊的構(gòu)成例子的圖。
[0113]在圖19的例子中，示出了預(yù)解碼器25、行解碼驅(qū)動(dòng)器26。行解碼驅(qū)動(dòng)器26包括:包含多個(gè)電平移位電路41的L/S區(qū)域56、包含多個(gè)字線驅(qū)動(dòng)器52的字線驅(qū)動(dòng)器區(qū)域51。另外，將L/S區(qū)域56和字線驅(qū)動(dòng)器區(qū)域51表示為電平移位電路-字線驅(qū)動(dòng)器區(qū)域40。另夕卜，在圖19的例子中，為了削減面積大的電平移位電路的數(shù)量，一并執(zhí)行用于驅(qū)動(dòng)字線的柵極控制。將存儲(chǔ)器陣列30分割為多個(gè)塊(塊30A、30B，...)，對(duì)各塊的多個(gè)字線驅(qū)動(dòng)器52配置共用的電平移位電路41。像這樣，通過地址的解碼方法和字線驅(qū)動(dòng)電路的關(guān)系，決定電平移位電路41的數(shù)量。
[0114]此外，當(dāng)關(guān)注圖19的字線驅(qū)動(dòng)器時(shí)，在圖16中說明的動(dòng)作波形圖對(duì)應(yīng)于作為WL驅(qū)動(dòng)器的輸出的WL、作為WL驅(qū)動(dòng)器的變頻器的作為輸入的WL驅(qū)動(dòng)器柵極、作為WL驅(qū)動(dòng)器的Pch側(cè)工作電壓的N2等。
[0115]圖20是表示使用實(shí)施方式3或者4的電平移位電路的源極線解碼器的構(gòu)成例的圖。
[0116]源極線解碼器31B包含電平移位電路42和源極線選擇MOS柵極驅(qū)動(dòng)器區(qū)域43。在實(shí)施方式3或者4的電平移位電路中，為了進(jìn)行耐壓緩和，輸出的電壓具有HIGH (OUT信號(hào))和LOW(L0UT信號(hào))兩種。為了保護(hù)源極線選擇MOS柵極驅(qū)動(dòng)器區(qū)域43的驅(qū)動(dòng)器部分的NM0S，驅(qū)動(dòng)器部也使用基于控制電壓Vf的耐壓緩和用的NM0S。
[0117]存儲(chǔ)器陣列30的各塊(塊30A、30b，...)和源極線選擇MOS柵極驅(qū)動(dòng)器53的各個(gè)(源極線選擇MOS柵極驅(qū)動(dòng)器53A、源極線選擇MOS柵極驅(qū)動(dòng)器53B，...)對(duì)應(yīng)，利用源極線選擇MOS柵極驅(qū)動(dòng)器53的輸出，使源極線選擇M0S54 (源極線選擇M0S54A、源極線選擇M0S54B，...)導(dǎo)通截止。地址信號(hào)Dl?Dn表示存儲(chǔ)器陣列30的訪問目標(biāo)的地址，這些地址信號(hào)Dl?Dn被輸入到電平移位電路42的輸入信號(hào)IN。
[0118]圖21是表示使用實(shí)施方式I的電平移位電路構(gòu)成的行解碼驅(qū)動(dòng)器26的變形例的圖。在該例中，與圖19的情況相比，字線驅(qū)動(dòng)器52和電平移位電路一對(duì)一地對(duì)應(yīng)設(shè)置。
[0119]通過這樣的構(gòu)成，能夠?qū)Υ鎯?chǔ)器單元有選擇地施加高電壓、負(fù)電壓。能夠在解碼器內(nèi)共有工作電壓Vp、工作電壓Vn、Ve、控制電壓Vnp等，因此，不需要進(jìn)行高電壓的解碼。
[0120]圖22是表示使用實(shí)施方式I的電平移位電路構(gòu)成的配電器32的例子的圖。
[0121]通過這樣地構(gòu)成，能夠形成布局面積小的配電器。
[0122]〈與關(guān)聯(lián)技術(shù)的布局面積的比較〉
[0123]以下，通過示出關(guān)聯(lián)技術(shù)中的鎖存型電平移位電路和各實(shí)施方式的鎖存型電平移位電路的布局的例子，比較布局面積。
[0124]圖23是實(shí)施方式I所示的鎖存型電平移位電路的布局例41。圖23中，“Q1”等分別與圖5所示的MOS晶體管對(duì)應(yīng)。
[0125]圖24是關(guān)聯(lián)技術(shù)所示的鎖存型電平移位電路的布局例55。與圖1所示的鎖存型電平移位電路對(duì)應(yīng)。
[0126]當(dāng)比較圖23和圖24時(shí)示出了:例如，下拉晶體管(Q1、Q2)在實(shí)施方式I所示的鎖存型電平移位電路中能夠以較小的布局面積實(shí)現(xiàn)。
[0127]圖25表示使用實(shí)施方式所示的鎖存型電平移位電路的行解碼電路的布局例。在圖25中，還示出了各MOS晶體管的布線例。此外，圖25中，示出圖19所示的電平移位電路-字線驅(qū)動(dòng)器區(qū)域40的布局例。L/S區(qū)域56中包含多個(gè)電平移位電路41。另外，字線驅(qū)動(dòng)器區(qū)域51中包含多個(gè)字線驅(qū)動(dòng)器52。
[0128]像這樣，在圖25中，與使用關(guān)聯(lián)技術(shù)的情況相比，在存儲(chǔ)器陣列的陣列間距相同的情況下，僅在行解碼器周邊，也能夠使布局面積在縱方向上削減40%左右。所以，在對(duì)閃存模塊中大量使用的電平移位電路適用本實(shí)施方式的情況下，與關(guān)聯(lián)技術(shù)相比，能夠大幅削減布局面積。另外，即使在芯片整體中，閃存模塊占芯片整體面積的比例也較大，因此，電平移位電路的小型化對(duì)芯片整體的面積的削減也很大幫助。
[0129]此外，在上述附圖中，特別以電平移位電路的部分為中心而示出。
[0130]像這樣，對(duì)各實(shí)施方式進(jìn)行了說明，但當(dāng)然也可以將這些實(shí)施方式組合。另外，各實(shí)施方式中，通過設(shè)置在工作電壓Vn和鎖存電路的規(guī)定節(jié)點(diǎn)之間的N溝道型MOS晶體管(實(shí)施方式I的Q9等)實(shí)施了電流的削減，但是，不限于NMOS晶體管，對(duì)于各MOS晶體管的類型，可以將P溝道型的MOS晶體管可以變更為N溝道型，將N溝道型的MOS晶體管變更為P溝道型。另外，也可以采用工作電壓Vn和工作電壓Vp更換而形成的構(gòu)成。
[0131]以上，基于實(shí)施方式對(duì)由本發(fā)明人完成的發(fā)明具體地進(jìn)行了說明，但是本發(fā)明不限于實(shí)施方式，在不脫離其主旨的范圍內(nèi)能夠進(jìn)行各種變更，這自不待言。
[0132]附圖標(biāo)記說明
[0133]I內(nèi)置有閃存模塊的微型計(jì)算機(jī)；2閃存模塊；3RAM ；4CPU ；5DMAC ；6JTAG ；7系統(tǒng)總線；8 多總線電橋；9SPI ；1FlexRay ；IICMT ； 12MotorTimer ；13ATU ；14USB ；15CAN ；16CRC ；17WDT ；18ADC ；21輸入輸出電路；22控制電路；23地址緩沖器；24電源電路；25預(yù)解碼器；26行解碼驅(qū)動(dòng)器；27寫鎖存器；28讀出放大器電路；29列解碼器；30存儲(chǔ)器陣列；31源極解碼驅(qū)動(dòng)器；31A源極線驅(qū)動(dòng)器；31B源極線解碼器；32配電器；40電平移位電路-字線驅(qū)動(dòng)器區(qū)域；41電平移位電路；42電平移位電路；43源極線選擇MOS柵極驅(qū)動(dòng)器；51字線驅(qū)動(dòng)器區(qū)域；52字線驅(qū)動(dòng)器；53源極線選擇MOS柵極驅(qū)動(dòng)器；54源極線選擇MOS ；55電平移位電路；56L/S區(qū)域。
【權(quán)利要求】
1.一種電平移位電路,其特征在于,包括: 被施加第一電壓的第一電壓端子； 被施加第二電壓的第二電壓端子； 鎖存電路，其包含:連接在所述第二電壓端子與第一節(jié)點(diǎn)之間的第一反相器電路、和連接在所述第二電壓端子與第二節(jié)點(diǎn)之間的第二反相器電路，所述第一反相器電路和第二反相器電路的輸入端子和輸出端子相互交叉連接； 第一輸入用MOS晶體管，其連接在所述第一電壓端子與所述第一反相器電路的輸入端子之間，在柵極端子接受輸入信號(hào)，用于根據(jù)所述輸入信號(hào)驅(qū)動(dòng)所述鎖存電路； 第二輸入用MOS晶體管，其連接在所述第一電壓端子與所述第二反相器電路的輸入端子之間，在柵極端子接受所述輸入信號(hào)的反轉(zhuǎn)信號(hào)，用于根據(jù)所述輸入信號(hào)驅(qū)動(dòng)所述鎖存電路； 一個(gè)以上的電流電壓控制用MOS晶體管，其連接在所述第一節(jié)點(diǎn)與所述第一電壓端子之間、以及連接在所述第二節(jié)點(diǎn)與所述第一電壓端子之間，通過根據(jù)所述鎖存電路的反轉(zhuǎn)動(dòng)作控制所述電流電壓控制用MOS晶體管的驅(qū)動(dòng)，來抑制所述鎖存電路內(nèi)的穿透電流。
2.如權(quán)利要求1所述的電平移位電路，其特征在于， 所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)被共用地連接， 所述電流電壓控制用MOS晶體管對(duì)所述第一反相器電路和第二反相器電路共用地設(shè)置。
3.如權(quán)利要求2所述的電平移位電路，其特征在于， 所述電平移位電路， 在所述鎖存電路的鎖存反轉(zhuǎn)動(dòng)作時(shí)，對(duì)所述電流電壓控制用MOS晶體管的柵極端子輸入閾值以下的控制電壓， 在所述鎖存電路的保存期間，對(duì)所述電流電壓控制用MOS晶體管的柵極端子輸入成為閾值以上的控制電壓。
4.如權(quán)利要求1所述的電平移位電路，其特征在于， 所述電平移位電路在所述鎖存電路的保存期間使向所述第一電壓端子供給的電壓成為規(guī)定的電壓電平，由此從所述電流電壓控制用MOS晶體管向所述鎖存電路施加耐壓緩和電壓。
5.如權(quán)利要求1所述的電平移位電路，其特征在于， 所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)為非連接的不同的節(jié)點(diǎn)， 所述電流電壓控制用MOS晶體管包括:與所述第一節(jié)點(diǎn)對(duì)應(yīng)的第一電流切斷用MOS晶體管；第一耐壓緩和用MOS晶體管；與所述第二節(jié)點(diǎn)對(duì)應(yīng)的第二電流切斷用MOS晶體管；和第二耐壓緩和用MOS晶體管。
6.如權(quán)利要求5所述的電平移位電路，其特征在于， 所述電平移位電路， 在所述鎖存電路的鎖存反轉(zhuǎn)動(dòng)作時(shí)，對(duì)所述第一耐壓緩和用MOS晶體管的柵極端子和第二耐壓緩和用MOS晶體管的柵極端子輸入閾值以下的控制電壓， 在所述鎖存電路的保存期間，對(duì)所述第一耐壓緩和用MOS晶體管的柵極端子和第二耐壓緩和用MOS晶體管的柵極端子輸入成為閾值以上的控制電壓。
7.如權(quán)利要求6所述的電平移位電路，其特征在于， 所述電平移位電路， 對(duì)所述第一電流切斷用MOS晶體管的柵極端子輸入所述輸入信號(hào)， 對(duì)所述第二電流切斷用MOS晶體管的柵極端子輸入所述輸入信號(hào)的反轉(zhuǎn)信號(hào)， 在所述鎖存電路的保存期間，使向所述第一電壓端子供給的電壓成為規(guī)定電平，由此從所述第一耐壓緩和用MOS晶體管和第二耐壓緩和用MOS晶體管向所述鎖存電路施加耐壓緩和電壓。
8.如權(quán)利要求5所述的電平移位電路，其特征在于， 在所述鎖存電路中，在構(gòu)成所述第一反相器電路的第一 PMOS晶體管和第一 NMOS晶體管之間連接有第一反轉(zhuǎn)動(dòng)作輔助用PMOS， 所述第一反轉(zhuǎn)動(dòng)作輔助用PMOS的柵極端子與所述第二節(jié)點(diǎn)連接， 在構(gòu)成所述第二反相器電路的第二PMOS晶體管和第二NMOS晶體管之間連接有第二反轉(zhuǎn)動(dòng)作輔助用PM0S， 所述第二反轉(zhuǎn)動(dòng)作輔助用PMOS的柵極端子與所述第一節(jié)點(diǎn)連接。
9.如權(quán)利要求2所述的電平移位電路，其特征在于， 在所述鎖存電路中，在構(gòu)成所述第一反相器電路的第一 PMOS晶體管和第一 NMOS晶體管之間連接有第一耐壓緩和用NM0S， 在構(gòu)成所述第二反相器電路的第二 PMOS晶體管和第二 NMOS晶體管之間連接有第二耐壓緩和用NMOS， 所述電平移位電路對(duì)所述第一耐壓緩和用NMOS的柵極端子和第二耐壓緩和用NMOS的柵極端子施加控制電壓，由此將被箝位后的電壓作為耐壓緩和用電壓輸入到所述鎖存電路。
10.一種半導(dǎo)體器件，其特征在于，包括: 存儲(chǔ)器陣列，其具有:多個(gè)非易失性存儲(chǔ)器單元、與所述多個(gè)非易失性存儲(chǔ)器單元的各行對(duì)應(yīng)的多個(gè)字線選擇線、和與所述非易失性存儲(chǔ)器單元的數(shù)據(jù)輸入輸出節(jié)點(diǎn)連接的多個(gè)數(shù)據(jù)線； 生成用于所述存儲(chǔ)器單元的數(shù)據(jù)擦除或者數(shù)據(jù)寫入的工作電壓的電源電路； 與所述多個(gè)字線選擇線對(duì)應(yīng)地配置、對(duì)所選擇的字線選擇線進(jìn)行驅(qū)動(dòng)的行解碼驅(qū)動(dòng)器； 電平移位電路，其將用于訪問所述存儲(chǔ)器陣列的地址信號(hào)的邏輯電平電平轉(zhuǎn)換為所述字線選擇線的驅(qū)動(dòng)電壓；和 用于對(duì)所述地址信號(hào)進(jìn)行解碼的解碼器， 所述電平移位電路包括: 被施加第一電壓的第一電壓端子； 被施加第二電壓的第二電壓端子； 與所述第二電壓端子連接的鎖存電路； 第一輸入用MOS晶體管，其連接在所述鎖存電路的輸入與所述第一電壓端子之間，在柵極端子接受輸入信號(hào)； 第二輸入用MOS晶體管，其連接在所述鎖存電路的輸出與所述第一電壓端子之間，在柵極端子接受所述輸入信號(hào)的反轉(zhuǎn)信號(hào)；和 晶體管，其連接在所述鎖存電路與所述第一電壓端子之間，在所述鎖存電路的保持期間與構(gòu)成所述鎖存電路的晶體管一起在所述第一電壓端子與所述第二電壓端子之間形成電流通路，且在所述鎖存電路的鎖存反轉(zhuǎn)動(dòng)作期間抑止電流通路。
【文檔編號(hào)】H03K19/0185GK104380605SQ201280073876
【公開日】2015年2月25日 申請(qǐng)日期:2012年8月1日 優(yōu)先權(quán)日:2012年8月1日
【發(fā)明者】河崎陽一 申請(qǐng)人:瑞薩電子株式會(huì)社