專利名稱：基于晶體管的高速d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域，涉及觸發(fā)器，尤其涉及一種基于晶體管HBT器件的高速D觸發(fā)器，可用于程序分頻器中。
背景技術(shù)：
程序分頻器是鎖相式頻率合成器中的重要的組成部分，頻率合成器的許多重要特性都與程序分頻器的性能有關(guān)，比如程序分頻器的工作速度限制了頻率合成器輸出信號(hào)的最高頻率，它的相位噪聲影響頻率合成器的帶內(nèi)相位噪聲。因此提升程序分頻器的速度、降低程序分頻器的相位噪聲，對(duì)于一個(gè)高性能的頻率合成器就顯得異常重要。程序分頻器與固定分頻器的根本區(qū)別就是程序分頻器的分頻比在一定范圍內(nèi)連續(xù)可變，分頻比是可編程的。一般程序分頻器的結(jié)構(gòu)示意圖如圖1所示，其采用簡(jiǎn)單的二進(jìn)制異步計(jì)數(shù)結(jié)構(gòu)實(shí)現(xiàn)分頻功能，主要由可預(yù)置D觸發(fā)器構(gòu)成。一個(gè)含有N級(jí)可預(yù)置D觸發(fā)器的程序分頻器能實(shí)現(xiàn)2 2n任意自然數(shù)的連續(xù)可變分頻，其分頻比控制方式為N位二進(jìn)制值輸入，其中N >2。由于D觸發(fā)器是組成程序分頻器的主要成份，所以提高D觸發(fā)器的性能就可以提高程序分頻器的性能，進(jìn)而改善頻率合成器的性能。圖2是現(xiàn)有的基于晶體管的高速D觸發(fā)器的電路單元示意圖。目前，可預(yù)置的高速D觸發(fā)器一般都采用MOS管搭建。如文獻(xiàn)“2003IEEEConference on Electron Devices and Solid-State Circuits, pp.269-272《A2GHzprogrammable counter with new re-load`able D flip-flop》，， 艮道了由 M.A.DO、X.P.Yu和J.G.Ma等人設(shè)計(jì)的一個(gè)可預(yù)置D觸發(fā)器，該D觸發(fā)器采用真單相結(jié)構(gòu)，其由21個(gè)MOS管搭建起來的。這個(gè)可預(yù)置D觸發(fā)器由于采用MOS管搭建，因而存在如下缺點(diǎn):I)工作速度慢，不適合應(yīng)用于高速程序分頻器；2)相位噪聲高，使整個(gè)程序分頻器的相位噪聲高；3)工作頻率低，不適合應(yīng)用于高頻段的程序分頻器。

發(fā)明內(nèi)容
本發(fā)明的目的在于避免上述已有技術(shù)的不足，提出一種基于晶體管的高速D觸發(fā)器，以降低相位噪聲，提高工作速度和工作頻率。為實(shí)現(xiàn)上述目的，本發(fā)明包括第一鎖存器1、第二鎖存器2、預(yù)置電路3和電流源電路4，所述預(yù)置電路3用于對(duì)外界輸入的預(yù)置信號(hào)進(jìn)行信號(hào)采樣，從而實(shí)現(xiàn)預(yù)置功能；所述第二鎖存器2中的輸入端與第一鎖存器I的輸出端相連，第二鎖存器2的輸出端與預(yù)置電路3相連，電流源電路4與第一鎖存器I和第二鎖存器2相連；其特征在于:預(yù)置電路3由第五差分電路Q17，Q18構(gòu)成，該第五差分電路Q17，Q18的集電極分別與第二鎖存器2中的第二交叉耦合電路Q11，Q12的集電極相連，該第五差分電路Q17，Q18的發(fā)射極與第二鎖存器2的電流輸入端相連；電流源電路設(shè)為兩個(gè)，且第一電流源電路4a與第一鎖存器I的電流輸入端相連，為第一鎖存器2提供穩(wěn)定的電流，第二電流源電路4b與第二鎖存器2的電流輸入端相連，為第二鎖存器2提供穩(wěn)定的電流；作為優(yōu)選，所述的第一鎖存器I包括第一差分電路Ql，Q2、第二差分電路Q5,Q6和第一交叉耦合電路Q3，Q4，該第一差分電路Ql，Q2的集電極與第一交叉耦合電路Q3，Q4的集電極相連，第二差分電路中的Q5集電極與第一差分電路Ql，Q2的發(fā)射極相連，第二差分電路中的Q6集電極與第一交叉耦合電路Q3，Q4的發(fā)射極相連。作為優(yōu)選，所述的第二鎖存器2包括第三差分電路Q9，Q10、第四差分電路Q13，Q14和第二交叉耦合電路Ql I，Q12，該第三差分電路Q9，QlO的集電極與第二交叉耦合電路Ql I，Q12的集電極相連，第四差分電路中的Q13集電極與第三差分電路Q9，QlO的發(fā)射極相連，第四差分電路中Q14集電極與第二交叉耦合電路Qll，Q12的發(fā)射極相連。作為優(yōu)選，所述的第一電流源電路4a包括晶體管Q7、晶體管Q8以及電阻R5 ;晶體管Q7的基極與晶體管Q8的基極相連后與電阻R5相連，構(gòu)成第一鏡像電流源；晶體管Q8的集電極與第二差分電路Q5，Q6的發(fā)射極相連。作為優(yōu)選，所述的第二電流源電路4b包括晶體管Q15、晶體管Q16以及電阻R6 ;晶體管Q15的基極與晶體管Q16的基極相連后與電阻R6相連，構(gòu)成第二鏡像電流源；晶體管Q16的集電極與第四差分電路Q13，Q14的發(fā)射極相連。作為優(yōu)選，所述的第一鎖存器1、第二鎖存器2、預(yù)置電路3、第一電流源電路4a和第二電流源4b中的所有的晶體管，均采用異質(zhì)結(jié)雙極晶體管HBT。本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn):I)本發(fā)明中由于采用由差分結(jié)構(gòu)構(gòu)成的預(yù)置電路，且僅由兩個(gè)晶體管構(gòu)成，因而電路簡(jiǎn)單，易于實(shí)現(xiàn)；同時(shí)由于預(yù)置電路與第二鎖存器的輸出端和第二鎖存器的電流輸入端直接相連，避免了復(fù)雜互連造成的寄生效應(yīng)，提高了整個(gè)D觸發(fā)器的速度；2)本發(fā)明由于采用兩個(gè)電流源電路分別為第一鎖存器和第二鎖存器提供電流，避免了第一鎖存器與第二鎖存器電路的互相干擾，提高了第一鎖存器、第二鎖存器電路工作的穩(wěn)定性；同時(shí)由于電流源均采用鏡像電流源結(jié)構(gòu)，電流源對(duì)其他干擾信號(hào)不敏感，提高了電流源的穩(wěn)定性；3)由于本發(fā)明采用了異質(zhì)結(jié)雙極晶體管HBT，該晶體管相位噪聲特性優(yōu)良、頻率特性好，所以用其搭建的高速D觸發(fā)器電路的相位噪聲低、工作頻率高。


圖1是現(xiàn)有的程序分頻器的結(jié)構(gòu)示意圖；圖2是現(xiàn)有的基于晶體管的聞速D觸發(fā)器的電路單兀不意圖；圖3是本發(fā)明基于晶體管的高速D觸發(fā)器電路的結(jié)構(gòu)框圖；圖4是本發(fā)明基于晶體管的聞速D觸發(fā)器的電路原理圖；圖5是本發(fā)明的仿真結(jié)果圖。
具體實(shí)施方式
為使本發(fā)明的技術(shù)方案更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。參照?qǐng)D3，本發(fā)明提供的高速D觸發(fā)器包括第一鎖存器1、第二鎖存器2、預(yù)置電路
3、第一電流源電路4a和第二電流源電路4b。其中，第二鎖存器2的輸入端與第一鎖存器I的輸出端相連；第二鎖存器2的輸出端與預(yù)置電路3相連，該預(yù)置電路3采用差分結(jié)構(gòu)，其對(duì)外部電路輸入的預(yù)置信號(hào)進(jìn)行采樣并輸出；第一電流源電路4a、第二電流源電路4b分別和第一鎖存器、第二鎖存器相連并為其提供穩(wěn)定電流；外部的輸入信號(hào)對(duì)預(yù)置電路進(jìn)行控制，實(shí)現(xiàn)電路功能的轉(zhuǎn)換。參照?qǐng)D4，所述的基于晶體管的高速D觸發(fā)器中，各個(gè)單元電路的結(jié)構(gòu)如下:第一鎖存器,主要由第一差分電路Ql, Q2、第二差分電路Q5, Q6、第一交叉稱合電路Q3，Q4、偏置電阻Rl，R2組成。該第一差分電路Ql，Q2的集電極分別與偏置電阻Rl，R2相連，偏置電阻Rl，R2為第一差分電路Ql，Q2提供直流偏置，同時(shí)，第一差分電路中Ql，Q2的集電極分別與第一交叉耦合電路Q3，Q4的集電極相連，以使第一差分電路Ql，Q2采樣得到的信號(hào)輸出給第一交叉耦合電路Q3，Q4 ;第二差分電路中Q5的集電極與第一差分電路中Q1，Q2的發(fā)射極相連，第二差分電路中Q6的集電極與第一交叉耦合電路中Q3，Q4的發(fā)射極相連。通過外部輸入的兩個(gè)差分時(shí)鐘信號(hào)CLK、CLKN控制第二差分電路Q5，Q6的關(guān)斷和開啟，從而實(shí)現(xiàn)對(duì)通過第一差分電路Ql，Q2以及第一交叉耦合電路Q3，Q4電流大小的控制。在觸發(fā)器工作模式時(shí)，當(dāng)輸入的時(shí)鐘信號(hào)CLK為高電平，而時(shí)鐘信號(hào)CLKN為低電平時(shí)，第一鎖存器I對(duì)輸入的差分?jǐn)?shù)據(jù)信號(hào)D，DN進(jìn)行采樣，并且輸出給第二鎖存器；當(dāng)輸入的時(shí)鐘信號(hào)CLK為低電平,而時(shí)鐘信號(hào)CLKN為高電平時(shí),第一差分電路不再米樣數(shù)據(jù),第一交叉I禹合電路Q3，Q4將鎖存的信號(hào)傳給第二鎖存器。第二鎖存器2，主要由第三差分電路Q9，Q10、第四差分電路Q13，Q14、第二交叉耦合電路Qll，Q12、偏置電阻R3，R4組成。該第三差分電路Q9，QlO的集電極分別與偏置電阻R3，R4相連，使偏置電阻R3，R4為第三差分電路Q9，QlO提供直流偏置，同時(shí)，第三差分電路中Q9，Q10的集電極分別與第二交叉耦合電路Q11，Q12的集電極相連，以使第三差分電路Q9，Q10將采樣得到的信號(hào)輸出給第二交叉耦合電路Q11，Q12 ;第四差分電路中Q13的集電極與第三差分電路中Q9，QlO的發(fā)射極相連，Q14的集電極與第二交叉耦合電路中Q11，Q12的發(fā)射極相連，通過外部輸入的差分時(shí)鐘信號(hào)CLK和時(shí)鐘信號(hào)CLKN控制第四差分電路Q13，Q14的關(guān)斷和開啟，從而實(shí)現(xiàn)對(duì)通過第三差分電路Q9，QlO和第二交叉耦合電路Ql I，Q12電流大小的控制。在觸發(fā)器工作模式時(shí)，當(dāng)輸入的時(shí)鐘信號(hào)CLK為低電平，而時(shí)鐘信號(hào)CLKN為高電平時(shí),第二鎖存器對(duì)第一鎖存器輸入的數(shù)據(jù)信號(hào)進(jìn)行米樣后輸出；當(dāng)輸入的時(shí)鐘信號(hào)CLK為高電平，而時(shí)鐘信號(hào)CLKN為低電平時(shí)，第三差分電路不再采樣數(shù)據(jù)，第二交叉耦合電路Qll，Q12輸出鎖存的信號(hào)。預(yù)置電路3，主要由第五差分電路Q17，Q18組成。該第五差分電路Q17，Q18的集電極分別與第二交叉耦合電路Q17，Q18的集電極相連，第五差分電路Q17，Q18的發(fā)射極與第四差分電路Q13，Q14相連，用于對(duì)外界輸入的預(yù)置信號(hào)采樣并輸出。第一電流源電路4a，由晶體管Q7，晶體管Q8和電阻R5構(gòu)成，Q8的集電極與第一鎖存器中的第二差分電路Q5, Q6的發(fā)射極相連,第一電流源電路4a為第一鎖存器提供穩(wěn)定的電流。
第二電流源電路4b，由晶體管Q15，晶體管Q16和電阻R6構(gòu)成，Q16的集電極與第二鎖存器中的第四差分電路Q13，Q14的發(fā)射極相連，第二電流源電路4b為第二鎖存器提供穩(wěn)定的電流。以上所述的第一鎖存器1、第二鎖存器2、預(yù)置電路3、電流源電路4中的所有晶體管，即晶體管Qf Q18，均采用異質(zhì)結(jié)雙極晶體管HBT，由于該晶體管相噪特性良好、頻率特性好，所以由其搭建的本發(fā)明中的D觸發(fā)器相位噪聲低、工作頻率高。本發(fā)明的工作原理如下:當(dāng)外部輸入的電壓信號(hào)RE和REl為差分信號(hào)時(shí)，本發(fā)明的D觸發(fā)器工作在預(yù)置模式下，輸出的差分電壓信號(hào)分別為Q和QN。當(dāng)輸入的電壓信號(hào)RE為高電平,輸入的電壓信號(hào)REl為低電平時(shí)，晶體管Q18開啟，晶體管Q17關(guān)斷，輸出的差分電壓信號(hào)Q直接與電流源4b連通,此時(shí)輸出的差分電壓信號(hào)Q為低電平，而輸出的差分電壓信號(hào)QN為高電平，實(shí)現(xiàn)了預(yù)置電路的清O功能。當(dāng)輸入的電壓信號(hào)RE為低電平，輸入的電壓信號(hào)REl為高電平時(shí)，晶體管Q18關(guān)斷，晶體管Q17開啟，輸出的差分電壓信號(hào)QN直接與電流源4b連通，此時(shí)輸出的差分電壓信號(hào)Q為高電平，而輸出的差分電壓信號(hào)QN為低電平，實(shí)現(xiàn)預(yù)置電路的置I功能。由以上可知D觸發(fā)器工作在預(yù)置模式下時(shí)輸出信號(hào)的電平變化隨預(yù)置信號(hào)改變，實(shí)現(xiàn)了預(yù)置功能。當(dāng)外部輸入的電壓信號(hào)RE和REl均為低電平時(shí)，本發(fā)明的D觸發(fā)器工作在觸發(fā)器模式下。晶體管Q17和晶體管Q18均關(guān)斷，第一鎖存器和第二鎖存器正常工作。外部輸入的差分時(shí)鐘信號(hào)是CLK和CLKN，外部輸入的差分?jǐn)?shù)據(jù)信號(hào)是D和DN。當(dāng)外部輸入的差分時(shí)鐘信號(hào)CLK為高電平,而外部輸入的差分時(shí)鐘信號(hào)CLKN為低電平時(shí),第一鎖存器I對(duì)外部輸入的差分?jǐn)?shù)據(jù)信號(hào)D和外部輸入的差分?jǐn)?shù)據(jù)信號(hào)DN進(jìn)行采樣并輸出，同時(shí)第二鎖存器2輸出第二交叉耦合電路Qll和Q12中鎖存的信號(hào)；當(dāng)外部輸入的差分時(shí)鐘信號(hào)CLK為低電平，而外部輸入的差分時(shí)鐘信號(hào)CLKN為高電平時(shí),第一鎖存器I輸出第一交叉稱合電路Q3和Q4中鎖存的信號(hào)，同時(shí)第二鎖存器2對(duì)第一鎖存器I輸入的信號(hào)進(jìn)行米樣并且輸出。由上述分析可知，在外部輸入的差分時(shí)鐘信號(hào)CLKN上升沿，所述的D觸發(fā)器對(duì)外部輸入的差分?jǐn)?shù)據(jù)信號(hào)D和DN進(jìn)行采樣后分別通過差分電壓信號(hào)Q和QN輸出，即實(shí)現(xiàn)了觸發(fā)器的功倉泛。本發(fā)明的效果可通過以下仿真進(jìn)行進(jìn)一步說明:1.仿真條件:在微波仿真軟件ADS中，設(shè)置D觸發(fā)器外部輸入的差分時(shí)鐘信號(hào)CLK和外部輸入的差分時(shí)鐘信號(hào)CLKN為相位相反、頻率均為4GHz的方波信號(hào)；設(shè)置外部輸入的差分?jǐn)?shù)據(jù)信號(hào)D和外部輸入的差分?jǐn)?shù)據(jù)信號(hào)DN為相位相反、周期為1.6ns的方波信號(hào)；設(shè)置外部輸入的電壓信號(hào)REl為周期是12ns，占空比是1/3，延時(shí)是16ns的方波信號(hào)，設(shè)置外部輸入的電壓信號(hào)RE為周期是12ns,占空比是1/3,延時(shí)是8ns的方波信號(hào)。2.仿真內(nèi)容以及結(jié)果在上述仿真條件下，對(duì)本發(fā)明的基于HBT的高速D觸發(fā)器進(jìn)行瞬態(tài)仿真，仿真得到的輸出信號(hào)波形如圖5所示。從圖5可見，輸出信號(hào)穩(wěn)定后，在4 8ns和12 16ns時(shí)，夕卜部輸入的電壓信號(hào)RE和外部輸入的電壓信號(hào)REl都是低電平，在外部輸入的差分時(shí)鐘信號(hào)CLKN上升沿到來時(shí),輸出的差分電壓信號(hào)Q的電平隨著外部輸入的差分?jǐn)?shù)據(jù)信號(hào)D電平而變化，可見該高速D觸發(fā)器實(shí)現(xiàn)了 D觸發(fā)器的功能；在8 12ns，外部輸入的電壓信號(hào)RE為高電平，外部輸入的電壓信號(hào)REl低電平時(shí)，輸出的差分電壓信號(hào)Q保持低電平，可見該D觸發(fā)器實(shí)現(xiàn)了清O功能；在16 20ns,外部輸入的電壓信號(hào)RE為低電平,外部輸入的電壓信號(hào)REl為高電平時(shí),輸出的差分電壓信號(hào)Q保持高電平，可見該D觸發(fā)器實(shí)現(xiàn)了置I功能。由以上仿真結(jié)果可知，本發(fā)明能實(shí)現(xiàn)D觸發(fā)器的功能，且工作頻率高，至少能工作在4GHz，適用于高速程序分頻器中。以上描述僅是本發(fā)明的一個(gè)具體實(shí)例，顯然對(duì)于本領(lǐng)域的專業(yè)人員來說，在了解了本發(fā)明的內(nèi)容和原理后，都可能在不背離本發(fā)明原理、結(jié)構(gòu)的情況下，進(jìn)行形式和細(xì)節(jié)上的各種修正和改變，但是這些基于本發(fā)明思想的修正和改變?nèi)栽诒景l(fā)明的權(quán)利要求保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種基于晶體管器件的高速D觸發(fā)器，包括第一鎖存器(I)、第二鎖存器(2)、預(yù)置電路(3)和電流源電路(4)，所述預(yù)置電路(3)用于對(duì)外界輸入的預(yù)置信號(hào)進(jìn)行信號(hào)采樣，從而實(shí)現(xiàn)預(yù)置功能；所述第二鎖存器(2)中的輸入端與第一鎖存器(I)的輸出端相連，第二鎖存器(2)的輸出端與預(yù)置電路(3)相連，電流源電路(4)與第一鎖存器(I)和第二鎖存器(2)相連； 其特征在于: 預(yù)置電路(3)由第五差分電路Q17，Q18構(gòu)成，該第五差分電路Q17，Q18的集電極分別與第二鎖存器(2)中的第二交叉耦合電路Q11，Q12的集電極相連，該第五差分電路Q17，Q18的發(fā)射極與第二鎖存器(2)的電流輸入端相連； 電流源電路設(shè)為兩個(gè)，且第一電流源電路(4a)與第一鎖存器(I)的電流輸入端相連，為第一鎖存器(I)提供穩(wěn)定的電流，第二電流源電路(4b)與第二鎖存器(2)的電流輸入端相連，為第二鎖存器(2)提供穩(wěn)定的電流。
2.根據(jù)權(quán)利要求1所述的高速D觸發(fā)器，其特征在于所述第一鎖存器(I)包括第一差分電路Ql，Q2、第二差分電路Q5，Q6和第一交叉耦合電路Q3，Q4，該第一差分電路Ql，Q2的集電極與第一交叉耦合電路Q3，Q4的集電極相連，第二差分電路中的Q5集電極與第一差分電路Q1，Q2的發(fā)射極相連，第二差分電路中的Q6集電極與第一交叉耦合電路Q3，Q4的發(fā)射極相連。
3.根據(jù)權(quán)利要求1所述的高速D觸發(fā)器，其特征在于所述第二鎖存器(2)包括第三差分電路Q9，QIO、第四差分電路Q13，Q14和第二交叉耦合電路Q11，Q12，該第三差分電路Q9，QlO的集電極與第二交叉耦合電路Qll，Q12的集電極相連，第四差分電路中的Q13集電極與第三差分電路Q9，QlO的發(fā)射極相連，第四差分電路中Q14集電極與第二交叉耦合電路QlI，Q12的發(fā)射極相連。
4.根據(jù)權(quán)利要求1所述的高速D觸發(fā)器，其特征在于第一電流源電路(4a)包括晶體管Q7、晶體管Q8以及電阻R5 ;晶體管Q7的基極與晶體管Q8的基極相連后與電阻R5相連，構(gòu)成第一鏡像電流源；晶體管Q8的集電極與第二差分電路Q5，Q6的發(fā)射極相連。
5.根據(jù)權(quán)利要求1所述的高速D觸發(fā)器，其特征在于第二電流源電路(4b)包括晶體管Q15、晶體管Q16以及電阻R6 ;晶體管Q15的基極與晶體管Q16的基極相連后與電阻R6相連，構(gòu)成第二鏡像電流源；晶體管Q16的集電極與第四差分電路Q13，Q14的發(fā)射極相連。
6.根據(jù)權(quán)利要求2或3或4或5所述的高速D觸發(fā)器，其特征在于所述第一鎖存器(I)、第二鎖存器(2)、預(yù)置電路(3)、第一電流源電路(4a)和第二電流源(4b)中的所有的晶體管，均采用異質(zhì)結(jié)雙極晶體管HBT。
全文摘要
本發(fā)明公開了一種基于晶體管器件的高速D觸發(fā)器，主要解決現(xiàn)有D觸發(fā)器相位噪聲高和工作頻率低的問題。其主要由第一鎖存器(1)、第二鎖存器(2)、預(yù)置電路(3)、第一電流源電路(4a)和第二電流源電路(4b)組成。由差分電路構(gòu)成的預(yù)置電路(3)分別與第二鎖存器(2)的輸出端和第二鎖存器(2)的電流輸入端相連，預(yù)置電路(3)受外部信號(hào)控制實(shí)現(xiàn)預(yù)置功能；第一電流源電路(4a)與第一鎖存器(1)的電流輸入端相連，為第一鎖存器(1)提供穩(wěn)定的電流，第二電流源電路(4b)與第二鎖存器(2)的電流輸入端相連，為第二鎖存器(2)提供穩(wěn)定的電流。本發(fā)明電路簡(jiǎn)單，具有相位噪聲低及工作頻率高等優(yōu)點(diǎn)，可應(yīng)用于高速程序分頻器中。
文檔編號(hào)H03K3/012GK103138715SQ20131002804
公開日2013年6月5日 申請(qǐng)日期2013年1月24日 優(yōu)先權(quán)日2013年1月24日
發(fā)明者呂紅亮, 劉一峰, 張金燦, 張義門, 張玉明, 周威 申請(qǐng)人:西安電子科技大學(xué)