專(zhuān)利名稱(chēng)：無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)及相關(guān)的集成電路與估算方法
技術(shù)領(lǐng)域：
本發(fā)明涉及邏輯電路，且特別涉及自我重置狀態(tài)回歸骨牌式邏輯門(mén)(self-resetting return to state (RTS) domino logic gate),其操作無(wú)須依靠時(shí)鐘信號(hào)，且用于回應(yīng)狀態(tài)回歸(RTS)信號(hào)。
背景技術(shù)：
邏輯電路在集成電路(IC)上的設(shè)置，通常以快速執(zhí)行邏輯運(yùn)算為目的，因此，有多種可能布局。在許多例子中，將時(shí)鐘信號(hào)導(dǎo)引至提供邏輯運(yùn)算的電路是困難且不易實(shí)現(xiàn)的。包括靜態(tài)以及動(dòng)態(tài)邏輯門(mén)以及電路，大多數(shù)的邏輯電路都需要根據(jù)一輸入時(shí)鐘操作。靜態(tài)互補(bǔ)式金屬氧化物半導(dǎo)體邏輯門(mén)是以相當(dāng)?shù)偷哪芰坎僮?，但具有可觀(guān)的輸入電容，且其中信號(hào)是互補(bǔ)的P型裝置與N型裝置彼此角力而得，因此，靜態(tài)互補(bǔ)式金屬氧化物半導(dǎo)體邏輯門(mén)的操作相當(dāng)慢。骨牌式電路(Domino)較相對(duì)的靜態(tài)裝置快速，但幾乎總是要由一輸入時(shí)鐘信號(hào)控制。此技術(shù)領(lǐng)域需要一種邏輯電路或邏輯門(mén)，可以在無(wú)需時(shí)鐘信號(hào)的狀態(tài)下以較快速且有效的方式進(jìn)行邏輯運(yùn)算。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一種實(shí)施方式所形成的一種無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，具有多個(gè)節(jié)點(diǎn)、一骨牌電路、一估算電路、一致能電路以及一重置電路。上述節(jié)點(diǎn)各自設(shè)計(jì)在一第一狀態(tài)以及一第二狀態(tài)切換。上述輸入節(jié)點(diǎn)各自在設(shè)定為上述第一狀態(tài)后，根據(jù)狀態(tài)回歸操作回歸上述第二狀態(tài)。骨牌電路具有一預(yù)置狀態(tài)以及一鎖存狀態(tài)。該骨牌電路為該預(yù)置狀態(tài)時(shí)，該骨牌電路設(shè)定一預(yù)置節(jié)點(diǎn)以及一致能節(jié)點(diǎn)至上述第一狀態(tài)、且設(shè)定該輸出節(jié)點(diǎn)以及一第一重置節(jié)點(diǎn)為上述第二狀態(tài)。當(dāng)該預(yù)置節(jié)點(diǎn)轉(zhuǎn)態(tài)至上述第二狀態(tài)，該骨牌電路切換至該鎖存狀態(tài)，以轉(zhuǎn)態(tài)該輸出節(jié)點(diǎn)至上述第一狀態(tài)且轉(zhuǎn)態(tài)該致能節(jié)點(diǎn)至上述第二狀態(tài)。當(dāng)該第一重置節(jié)點(diǎn)轉(zhuǎn)態(tài)為上述第一狀態(tài)時(shí)，該骨牌電路重置回該預(yù)置狀態(tài)。當(dāng)上述輸入節(jié)點(diǎn)為至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，該估算電路轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第二狀態(tài)，反之，則該估算電路不影響該預(yù)設(shè)節(jié)點(diǎn)的電平。當(dāng)該致能節(jié)點(diǎn)為上述第二狀態(tài)時(shí)，該致能電路轉(zhuǎn)態(tài)該第二重置節(jié)點(diǎn)至上述第一狀態(tài)，反之，則該致能電路不影響該第二重置節(jié)點(diǎn)的電平。當(dāng)上述輸入節(jié)點(diǎn)不為上述至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，該重置電路將上述第一與第二重置節(jié)點(diǎn)耦接在一起。當(dāng)上述輸入節(jié)點(diǎn)為上述至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，該重置電路將上述第一與第二重置節(jié)點(diǎn)彼此隔離。該估算電路與該重置電路彼此可為雙配置設(shè)計(jì)。所述狀態(tài)回歸技術(shù)可由回歸邏輯‘0’設(shè)計(jì)實(shí)現(xiàn)，用于回應(yīng)回歸邏輯‘0’輸入信號(hào)，或者，可由回歸邏輯‘I’設(shè)計(jì)實(shí)現(xiàn)，用于回應(yīng)回歸邏輯‘I’輸入信號(hào)。
根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的集成電路，其中包括一第一邏輯以及一無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)。該第一邏輯供應(yīng)多個(gè)狀態(tài)回歸信號(hào)。所述狀態(tài)回歸信號(hào)各自切換于一第一狀態(tài)以及一第二狀態(tài)。關(guān)于各個(gè)狀態(tài)回歸信號(hào)，在設(shè)定為第一狀態(tài)后，該第一邏輯會(huì)根據(jù)狀態(tài)回歸操作設(shè)定各個(gè)狀態(tài)回歸信號(hào)為第二狀態(tài)。無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)包括一預(yù)設(shè)節(jié)點(diǎn)、一致能節(jié)點(diǎn)、一輸出節(jié)點(diǎn)以及一第一與一第二重置節(jié)點(diǎn)，各自切換于第一與第二狀態(tài)。無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)還包括一骨牌電路、一估算電路、一致能電路以及一重置電路。根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的邏輯運(yùn)算估算方法。所述方法包括接收多個(gè)狀態(tài)回歸信號(hào)。關(guān)于各個(gè)狀態(tài)回歸信號(hào)，會(huì)于設(shè)定至一第一狀態(tài)后根據(jù)狀態(tài)回歸操作回歸一第二狀態(tài)。該方法還包括供應(yīng)具有一預(yù)置狀態(tài)以及一鎖存狀態(tài)的一骨牌電路。該骨牌電路于該預(yù)置狀態(tài)時(shí)，會(huì)設(shè)定一預(yù)置節(jié)點(diǎn)以及一致能節(jié)點(diǎn)為一第一狀態(tài)，且設(shè)定一輸出節(jié)點(diǎn)以及一重置節(jié)點(diǎn)為一第二狀態(tài)。當(dāng)該預(yù)置節(jié)點(diǎn)被轉(zhuǎn)態(tài)至該第二狀態(tài)時(shí)，該骨牌電路切換至該鎖存狀態(tài)。當(dāng)該重置節(jié)點(diǎn)轉(zhuǎn)態(tài)至該第一狀態(tài)，該骨牌電路轉(zhuǎn)態(tài)回該預(yù)置狀態(tài)，以轉(zhuǎn)態(tài)該輸出節(jié)點(diǎn)至該第一狀態(tài)、且轉(zhuǎn)態(tài)該致能節(jié)點(diǎn)至該第二狀態(tài)。該方法還包括估算上述狀態(tài)回歸輸入信號(hào)，其中，在所述狀態(tài)回歸輸入信號(hào)處于至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)，轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第二狀態(tài)，使該骨牌電路切換為其鎖存狀態(tài)。該方法尚包括于該致能節(jié)點(diǎn)于該第二狀態(tài)且所述狀態(tài)回歸信號(hào)不再為上述至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)為該第一狀態(tài)以重置該骨牌電路為該預(yù)置狀態(tài)。根據(jù)本發(fā)明一種實(shí)施方式所形成的一無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，具有多個(gè)節(jié)點(diǎn)，一骨牌電路、一估算電路、一致能電路以及一重置電路。各節(jié)點(diǎn)切換于一第一狀態(tài)以及一第二狀態(tài)。至少一個(gè)輸入節(jié)點(diǎn)是一狀態(tài)回歸節(jié)點(diǎn)，會(huì)在設(shè)定為該第一狀態(tài)后，根據(jù)狀態(tài)回歸操作回歸該第二狀態(tài)。該骨牌電路具有一預(yù)置狀態(tài)以及一鎖存狀態(tài)。當(dāng)該骨牌電路為該預(yù)置狀態(tài)時(shí)，該骨牌電路設(shè)定一預(yù)置節(jié)點(diǎn)以及一致能節(jié)點(diǎn)至該第一狀態(tài)、且設(shè)定一輸出節(jié)點(diǎn)以及一第一重置節(jié)點(diǎn)至該第二狀態(tài)。當(dāng)該預(yù)置節(jié)點(diǎn)被拉至該第二狀態(tài)，該骨牌電路切換至該鎖存狀態(tài)，以將該輸出節(jié)點(diǎn)拉至該第一狀態(tài)、且將該致能節(jié)點(diǎn)拉至該第二狀態(tài)。當(dāng)該第一重置節(jié)點(diǎn)拉至該第一狀態(tài)時(shí)，該骨牌電路重置回該預(yù)置狀態(tài)。當(dāng)上述輸入節(jié)點(diǎn)處于至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)，該估算電路將該預(yù)置節(jié)點(diǎn)拉至該第二狀態(tài)；反之，該估算電路不干涉該預(yù)置節(jié)點(diǎn)的電平。當(dāng)該致能節(jié)點(diǎn)處于該第二狀態(tài)時(shí)，該致能電路拉升該第二重置節(jié)點(diǎn)至該第一狀態(tài)。當(dāng)上述輸入節(jié)點(diǎn)不處于上述至少一估算狀態(tài)的任何一種時(shí)，該重置電路將上述第一與第二重置節(jié)點(diǎn)耦接在一起；反之，該重置電路會(huì)將上述第一與第二重置節(jié)點(diǎn)相互隔離。上述狀態(tài)回歸技術(shù)可實(shí)現(xiàn)成回歸邏輯‘0’的架構(gòu)，用以回應(yīng)回歸邏輯‘0’輸入信號(hào)?；蛘?，上述狀態(tài)回歸技術(shù)可實(shí)現(xiàn)成回歸回歸邏輯‘I’的架構(gòu)，用以回應(yīng)回歸邏輯‘I’輸入信號(hào)。估算電路以及重置電路可用于共同執(zhí)行任何需求的邏輯運(yùn)算或功能，且無(wú)需限定為彼此的雙配置設(shè)計(jì)。在一種實(shí)施方式中，估算電路對(duì)應(yīng)上述輸入節(jié)點(diǎn)的集合狀態(tài)，而該重置電路則耦接少于上述輸入節(jié)點(diǎn)總數(shù)的輸入節(jié)點(diǎn)。關(guān)于提供給該重置電路的輸入節(jié)點(diǎn)，各個(gè)均是狀態(tài)回歸節(jié)點(diǎn)。至于依照本發(fā)明一種實(shí)施方式所制作的集成電路，其中包括第一邏輯以及一無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)。該第一邏輯提供至少一個(gè)狀態(tài)回歸信號(hào)，切換于一第一狀態(tài)以及一第二狀態(tài)。關(guān)于各個(gè)狀態(tài)回歸信號(hào)，該第一邏輯會(huì)在所述狀態(tài)回歸信號(hào)設(shè)定為第一狀態(tài)后根據(jù)該狀態(tài)回歸操作將之設(shè)定回至第二狀態(tài)。所述無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)具有一預(yù)置節(jié)點(diǎn)、一致能節(jié)點(diǎn)、一輸出節(jié)點(diǎn)、以及一第一與一第二重置節(jié)點(diǎn)；上述節(jié)點(diǎn)各自在上述第一與第二狀態(tài)切換。所述無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)還包括一骨牌電路、一估算電路、一致能電路以及一重置電路。至于根據(jù)本發(fā)明一種實(shí)施方式所形成的一種估算一邏輯運(yùn)算的方法，其中包括以下步驟。首先，接收多個(gè)輸入信號(hào)，所述輸入信號(hào)各自在第一狀態(tài)與第二狀態(tài)切換。此外，提供一骨牌電路，操作在一預(yù)置狀態(tài)以及一鎖存狀態(tài)。在該預(yù)置狀態(tài)下，該骨牌電路設(shè)定一預(yù)置節(jié)點(diǎn)以及一致能節(jié)點(diǎn)至一第一狀態(tài)、且設(shè)定一輸出節(jié)點(diǎn)以及一重置節(jié)點(diǎn)至一第二狀態(tài)。當(dāng)該預(yù)置節(jié)點(diǎn)被拉到該第二狀態(tài)時(shí)，該骨牌電路切換至該鎖存狀態(tài)，轉(zhuǎn)態(tài)該輸出節(jié)點(diǎn)至該第一狀態(tài)、且將該致能節(jié)點(diǎn)拉到該第二狀態(tài)。當(dāng)該重置節(jié)點(diǎn)拉到該第一狀態(tài)時(shí)，該骨牌電路重置回該預(yù)置狀態(tài)。所述方法還包括:估算上述狀態(tài)回歸輸入信號(hào)，在上述狀態(tài)回歸輸入信號(hào)處于至少一個(gè)估算狀態(tài)中的任何一個(gè)時(shí)，將該預(yù)置節(jié)點(diǎn)拉到第二狀態(tài)，以轉(zhuǎn)態(tài)該骨牌電路至該鎖存狀態(tài)。所述方法還包括:于該致能節(jié)點(diǎn)處于該第二狀態(tài)且上述狀態(tài)回歸輸入信號(hào)不為上述至少一個(gè)估算狀態(tài)中的任何一個(gè)時(shí)，將該重置節(jié)點(diǎn)拉到該第一狀態(tài)以重置該骨牌電路。上述輸入信號(hào)包括至少一個(gè)狀態(tài)回歸信號(hào)，在設(shè)定為第一狀態(tài)后根據(jù)狀態(tài)回歸操作回歸為該第二狀態(tài)。根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，包括一骨牌電路以及一輸入電路。該無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)用于回應(yīng)多個(gè)輸入邏輯信號(hào)，其中各個(gè)輸入邏輯信號(hào)設(shè)計(jì)為在第一與第二邏輯狀態(tài)切換。骨牌電路包括三個(gè)反相器、具有一第一傳導(dǎo)形式的一第一以及一第二裝置、以及具有一第二傳導(dǎo)形式的一裝置。第一反相器I禹接于上述輸入與輸出節(jié)點(diǎn)之間。第二反相器耦接于上述輸出節(jié)點(diǎn)以及一致能節(jié)點(diǎn)之間。第三反相器以輸入端耦接一第一重置節(jié)點(diǎn)。第一傳導(dǎo)形式的上述第一裝置具有一控制端耦接上述輸出節(jié)點(diǎn)、一第一電流端耦接關(guān)于上述第一邏輯狀態(tài)的一第一電源電位節(jié)點(diǎn)、以及一第二電流端耦接上述預(yù)置節(jié)點(diǎn)。第二傳導(dǎo)狀態(tài)的第一裝置具有一第一電流端耦接關(guān)于該第二邏輯狀態(tài)的一第二電源電位、一控制端耦接該致能節(jié)點(diǎn)、以及一第二電流端耦接該第一重置節(jié)點(diǎn)。第一傳導(dǎo)形式的該第二裝置具有一第一電流端耦接該第一電源電位節(jié)點(diǎn)、一控制端耦接該第三反相器的輸出端、以及一第二電流端耦接該預(yù)置節(jié)點(diǎn)。上述輸入邏輯信號(hào)為一估算狀態(tài)時(shí)，該輸入電路將該預(yù)置節(jié)點(diǎn)拉到該第二邏輯狀態(tài)。上述輸入信號(hào)轉(zhuǎn)態(tài)離開(kāi)該估算狀態(tài)時(shí)，該輸入電路暫時(shí)地將該第一重置節(jié)點(diǎn)拉到該第一邏輯狀態(tài)。在一種實(shí)施方式中，該輸入電路包括一估算電路、一致能電路以及一重置電路。當(dāng)上述輸入邏輯信號(hào)為一估算狀態(tài)時(shí)，該估算電路將該預(yù)置節(jié)點(diǎn)拉到該第二邏輯狀態(tài)。當(dāng)該致能節(jié)點(diǎn)為該第二邏輯狀態(tài)時(shí)，該致能電路將一第二重置節(jié)點(diǎn)拉到該第一邏輯狀態(tài)。當(dāng)該輸入邏輯信號(hào)不為該估算狀態(tài)時(shí)，該重置電路耦接該第一重置節(jié)點(diǎn)至該第二重置節(jié)點(diǎn)。在一種實(shí)施方式中，該第一電源電位節(jié)點(diǎn)具有一正值電源電位，該第二電源電位節(jié)點(diǎn)具有一參考電位，該第一傳導(dǎo)形式為半導(dǎo)體P型設(shè)計(jì)，且該第二傳導(dǎo)形式為半導(dǎo)體N型設(shè)計(jì)。在另一種實(shí)施方式中，該第一電源電位節(jié)點(diǎn)具有一參考電位，該第二電源電位節(jié)點(diǎn)具有一正值電源電位，該第一導(dǎo)通形式為半導(dǎo)體N型設(shè)計(jì)，且該第二導(dǎo)通形式為半導(dǎo)體P型設(shè)計(jì)。上述輸入信號(hào)可包括至少一個(gè)狀態(tài)回歸信號(hào)，根據(jù)不同設(shè)計(jì)，所述輸入信號(hào)會(huì)回歸邏輯‘I’或回歸邏輯‘O’。根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一集成電路包括至少一個(gè)無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)以及一第一電路。該第一電路供應(yīng)至少一個(gè)狀態(tài)回歸信號(hào)，且于上述狀態(tài)回歸信號(hào)設(shè)定為第一狀態(tài)后根據(jù)狀態(tài)回歸操作將之設(shè)定為第二狀態(tài)。無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)可以上述類(lèi)似方式設(shè)計(jì)。一種估算多個(gè)輸入邏輯信號(hào)的方法。所述所述輸入邏輯信號(hào)包括至少一個(gè)狀態(tài)回歸輸入信號(hào)。該方法包括設(shè)定一預(yù)置節(jié)點(diǎn)為一第一邏輯狀態(tài)，該第一邏輯狀態(tài)為一第二邏輯狀態(tài)的反相。所述方法還包括反相該預(yù)置節(jié)點(diǎn)以決定一輸出節(jié)點(diǎn)的邏輯狀態(tài)，反相該輸出節(jié)點(diǎn)以決定一致能節(jié)點(diǎn)的邏輯狀態(tài)，在該致能節(jié)點(diǎn)為該第一邏輯狀態(tài)時(shí)轉(zhuǎn)態(tài)一重置節(jié)點(diǎn)至該第二邏輯狀態(tài)，反相該重置節(jié)點(diǎn)以決定一反相重置節(jié)點(diǎn)的一邏輯狀態(tài)，在該反相重置節(jié)點(diǎn)為該第二邏輯狀態(tài)時(shí)轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第一邏輯狀態(tài)，在上述輸入信號(hào)組成一估算狀態(tài)時(shí)強(qiáng)制該預(yù)置節(jié)點(diǎn)至該第二邏輯狀態(tài)，供應(yīng)于轉(zhuǎn)態(tài)為第一邏輯狀態(tài)后轉(zhuǎn)態(tài)回第二邏輯狀態(tài)的至少一個(gè)狀態(tài)回歸信號(hào)，以及在該致能節(jié)點(diǎn)為該第二邏輯狀態(tài)且上述輸入信號(hào)根據(jù)狀態(tài)回歸操作跳脫該估算狀態(tài)時(shí)強(qiáng)制該重置節(jié)點(diǎn)為該第一邏輯狀態(tài)。此外，當(dāng)重置節(jié)點(diǎn)被強(qiáng)制為該第一邏輯狀態(tài)，反相重置節(jié)點(diǎn)轉(zhuǎn)態(tài)回該第二邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)為該第一邏輯狀態(tài)，再來(lái)，轉(zhuǎn)態(tài)上述輸出節(jié)點(diǎn)回該第二邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該致能節(jié)點(diǎn)回到該第一邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)回該第二邏輯狀態(tài)，且接著，轉(zhuǎn)態(tài)該反相重置節(jié)點(diǎn)回該第一邏輯狀態(tài)。在一種實(shí)施方式中，一種無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，回應(yīng)多個(gè)輸入邏輯信號(hào)，上述輸入邏輯信號(hào)各個(gè)切換于一第一與一第二邏輯狀態(tài)，且上述無(wú)時(shí)鐘狀態(tài)回歸邏輯門(mén)包括:一骨牌電路，包括:多個(gè)節(jié)點(diǎn)，切換于上述第一與第二邏輯狀態(tài)，上述節(jié)點(diǎn)包括一預(yù)置節(jié)點(diǎn)、一輸出節(jié)點(diǎn)、一致能節(jié)點(diǎn)以及一第一重置節(jié)點(diǎn)；一第一反相器，具有一輸入端I禹接該預(yù)置節(jié)點(diǎn)，且具有一輸出端耦接該輸出節(jié)點(diǎn)；一第一傳導(dǎo)形式的一第一裝置，具有一控制端耦接該輸出節(jié)點(diǎn)，具有一第一電流端耦接與該第一邏輯狀態(tài)有關(guān)的一第一電源電位節(jié)點(diǎn)，并且具有一第二電流端耦接該預(yù)置節(jié)點(diǎn)；一第二反相器，具有一輸入端耦接該輸出節(jié)點(diǎn)，且具有一輸出端耦接該致能節(jié)點(diǎn)；一第二傳導(dǎo)形式的一第一裝置，具有一第一電流端耦接有關(guān)于該第二邏輯狀態(tài)的一第二電源電位節(jié)點(diǎn)，具有一控制端耦接該致能節(jié)點(diǎn)，且具有一第二電流端耦接該第一重置節(jié)點(diǎn)；一第三反相器，具有一輸入端耦接該第一重置節(jié)點(diǎn)，且具有一輸出端；以及該第一傳導(dǎo)形式的一第二裝置，具有一第一電流端I禹接該第一電源電位節(jié)點(diǎn)，具有一控制端耦接該第三反相器的該輸出端，且具有一第二電流端耦接該預(yù)置節(jié)點(diǎn)；以及耦接該預(yù)置節(jié)點(diǎn)、該重置節(jié)點(diǎn)以及該致能節(jié)點(diǎn)的一輸入電路，設(shè)計(jì)來(lái)回應(yīng)上述多個(gè)輸入邏輯信號(hào)，其中，當(dāng)上述多個(gè)輸入邏輯信號(hào)為至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)，該輸入電路轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第二邏輯狀態(tài)，當(dāng)上述多個(gè)輸入邏輯信號(hào)轉(zhuǎn)態(tài)離開(kāi)上述至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)，該輸入電路暫時(shí)轉(zhuǎn)態(tài)該第一重置節(jié)點(diǎn)至該第一邏輯狀態(tài)。在一種實(shí)施方式中，一種集成電路，包括:一第一電路，供應(yīng)至少一個(gè)狀態(tài)回歸信號(hào)，其中上述至少一個(gè)狀態(tài)回歸信號(hào)各個(gè)切換于一第一狀態(tài)以及一第二狀態(tài)，該第一電路于上述狀態(tài)回歸信號(hào)設(shè)定為上述第一狀態(tài)后根據(jù)狀態(tài)回歸操作將之設(shè)定回上述第二狀態(tài)；多個(gè)節(jié)點(diǎn)，切換于上述第一以及第二邏輯狀態(tài)，上述多個(gè)節(jié)點(diǎn)包括一預(yù)置節(jié)點(diǎn)、一輸出節(jié)點(diǎn)、一致能節(jié)點(diǎn)、一重置節(jié)點(diǎn)以及多個(gè)輸入節(jié)點(diǎn)，上述多個(gè)輸入節(jié)點(diǎn)中至少有一個(gè)接收上述至少一個(gè)狀態(tài)回歸信號(hào)之一；一第一反相器，具有一輸入端耦接該預(yù)置節(jié)點(diǎn)，且具有一輸出端耦接該輸出節(jié)點(diǎn)；一第一傳導(dǎo)狀態(tài)的一第一裝置，具有一控制端耦接該輸出節(jié)點(diǎn)，具有一第一電流端接收相關(guān)于上述第一邏輯狀態(tài)的一第一電源電位，且具有一第二電流端耦接該預(yù)置節(jié)點(diǎn)；一第二反相器，具有一輸入端耦接該輸出節(jié)點(diǎn)且具有一輸出端耦接該致能節(jié)點(diǎn)；一第二傳導(dǎo)形式的一第一裝置，具有一第一電流端接收關(guān)于上述第二邏輯狀態(tài)的一第二電源電位，具有一控制端耦接該致能節(jié)點(diǎn)，且具有一第二電流端耦接該重置節(jié)點(diǎn)；一第三反相器，具有一輸入端耦接該重置節(jié)點(diǎn)，且具有一輸出端；一第一傳導(dǎo)形式的一第二裝置，具有一第一電流端接收該第一電源電位，具有一控制端稱(chēng)接該第三反相器的該輸出端，且具有一第二電流端耦接該預(yù)置節(jié)點(diǎn)；以及一輸入電路，耦接該預(yù)置節(jié)點(diǎn)、該重置節(jié)點(diǎn)、該致能節(jié)點(diǎn)以及上述多個(gè)輸入節(jié)點(diǎn)，其中，當(dāng)上述多個(gè)輸入節(jié)點(diǎn)為至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)，該輸入電路轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第二邏輯狀態(tài)，當(dāng)上述多個(gè)輸入節(jié)點(diǎn)轉(zhuǎn)態(tài)不為上述至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，該輸入電路暫時(shí)轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)至該第一邏輯狀態(tài)。在一個(gè)實(shí)施方式中，一種估算多個(gè)邏輯信號(hào)的方法，其中，上述多個(gè)邏輯信號(hào)包括至少一個(gè)狀態(tài)回歸輸入信號(hào)，包括:設(shè)定一預(yù)置節(jié)點(diǎn)至一第一邏輯狀態(tài)，該第一邏輯為一第二邏輯狀態(tài)的反相；反相該預(yù)置節(jié)點(diǎn)以定義一輸出節(jié)點(diǎn)的邏輯狀態(tài)；反相該輸出節(jié)點(diǎn)以定義一致能節(jié)點(diǎn)的邏輯狀態(tài)；在該致能節(jié)點(diǎn)為該第一邏輯狀態(tài)時(shí)轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)至該第二邏輯狀態(tài)；反相該重置節(jié)點(diǎn)以決定一反相重置節(jié)點(diǎn)的邏輯狀態(tài)；在該反相重置節(jié)點(diǎn)為該第二邏輯狀態(tài)時(shí)，轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第一邏輯狀態(tài)；僅于上述多個(gè)輸入信號(hào)為至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，強(qiáng)制該預(yù)置節(jié)點(diǎn)為該第二邏輯狀態(tài)，上述多個(gè)輸入信號(hào)包括至少一個(gè)狀態(tài)回歸輸入信號(hào)，上述狀態(tài)回歸邏輯信號(hào)在轉(zhuǎn)態(tài)為第一邏輯狀態(tài)后回歸第二邏輯狀態(tài)；在該致能節(jié)點(diǎn)為該第二邏輯狀態(tài)且上述多個(gè)輸入信號(hào)根據(jù)狀態(tài)回歸操作脫離一估算狀態(tài)時(shí)，強(qiáng)制該重置節(jié)點(diǎn)為該第一邏輯狀態(tài)；以及在該重置節(jié)點(diǎn)強(qiáng)制為該第一邏輯狀態(tài)時(shí)，該反相重置節(jié)點(diǎn)轉(zhuǎn)態(tài)為該第二邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)回該第一邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該輸出節(jié)點(diǎn)回該第二邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該致能節(jié)點(diǎn)回該第一邏輯狀態(tài)，接著轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)回該第二邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該反相重置節(jié)點(diǎn)回該第一邏輯狀態(tài)。


以下敘述將有助于了解本發(fā)明的優(yōu)點(diǎn)、特征以及改善內(nèi)容，配合的圖示包括:圖1為一簡(jiǎn)化的方塊圖，描述一芯片或一集成電路,其中包括根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一無(wú)時(shí)鐘狀態(tài)回歸骨牌電路；圖2為一方塊圖，圖解根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，可被用來(lái)實(shí)現(xiàn)圖1無(wú)時(shí)鐘狀態(tài)回歸骨牌電路內(nèi)的一個(gè)或多個(gè)無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)；圖3為一示意方塊圖，圖解根據(jù)圖2無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)一種回歸邏輯‘0’實(shí)施方式所實(shí)現(xiàn)的一無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)；圖4為一回歸邏輯‘0’骨牌電路的示意圖，圖解圖3回歸邏輯‘0’骨牌電路的一種實(shí)施方式；圖5為一時(shí)序圖，圖解圖3無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)的操作，其中采用圖4的回歸邏輯‘0’骨牌電路的一種實(shí)施方式；
圖6為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)，用以實(shí)現(xiàn)一邏輯或門(mén)，對(duì)M個(gè)輸入信號(hào)11…頂進(jìn)行邏輯或運(yùn)算；圖7為一簡(jiǎn)化方塊圖，圖解一串迭邏輯門(mén)設(shè)計(jì)，其中有三個(gè)耦接在一起的無(wú)時(shí)鐘狀態(tài)回歸邏輯門(mén)，用以實(shí)現(xiàn)一邏輯運(yùn)算；圖8為一示意方塊圖，圖解根據(jù)本發(fā)明另一種實(shí)施方式實(shí)現(xiàn)的一無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，用以實(shí)現(xiàn)多樣化的邏輯運(yùn)算；圖9為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)，用以實(shí)現(xiàn)一邏輯與運(yùn)算，對(duì)M個(gè)回歸邏輯‘0’輸入信號(hào)Il…頂進(jìn)行邏輯與運(yùn)算；圖10為一示意方塊圖，圖解另一個(gè)無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)，用以實(shí)現(xiàn)一邏輯與門(mén)，對(duì)M個(gè)回歸狀態(tài)‘0’輸入信號(hào)IL...IM作邏輯與運(yùn)算，其中包括一簡(jiǎn)化的重置電路；圖11為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)，其根據(jù)圖2的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)的一種回歸邏輯‘I’實(shí)施方式實(shí)現(xiàn)；圖12為回歸邏輯‘I’骨牌電路一示意圖，圖解圖11回歸邏輯‘I’骨牌電路的一種實(shí)施方式；圖13為一時(shí)序圖，用以說(shuō)明圖11無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)的操作，其中采用圖12回歸邏輯‘I’骨牌電路的一種實(shí)施方式；圖14為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)，其中實(shí)現(xiàn)一邏輯或門(mén)，對(duì)M個(gè)回歸邏輯‘I’輸入信號(hào)Il…頂作邏輯或運(yùn)算；圖15為一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1500的一示意方塊圖，根據(jù)另一種實(shí)施方式所制，用以執(zhí)行一多樣化的邏輯運(yùn)算；圖16為一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)的一示意方塊圖，用以實(shí)現(xiàn)一邏輯與門(mén)，對(duì)M個(gè)回歸邏輯‘I’輸入信號(hào)Il…頂作邏輯與運(yùn)算；且圖17為另一個(gè)無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)的一示意方塊圖，用以實(shí)現(xiàn)一邏輯與門(mén)，對(duì)M個(gè)回歸邏輯‘I’入信號(hào)IL...IM進(jìn)行邏輯與運(yùn)算，其中包括有一簡(jiǎn)化的重置電路。主要元件符號(hào)說(shuō)明101 集成電路；103 狀態(tài)回歸邏輯；104 非狀態(tài)回歸邏輯；105 無(wú)時(shí)鐘狀態(tài)回歸骨牌電路；107 邏輯電路；20(Γ無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)；20廣狀態(tài)回歸估算電路；202 預(yù)置節(jié)點(diǎn)；203狀態(tài)回歸重置電路；204 狀態(tài)回歸致能節(jié)點(diǎn)；205 狀態(tài)回歸骨牌電路；206 重置節(jié)點(diǎn)；207 狀態(tài)回歸致能電路；208 輸出節(jié)點(diǎn)；21(Γ第二重置節(jié)點(diǎn)；30(Γ無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)；30?；貧w邏輯‘0’估算電路 ；302 預(yù)充節(jié)點(diǎn)；303 回歸邏輯‘0’重置電路；
304 回歸邏輯‘0’致能節(jié)點(diǎn)；305 回歸邏輯‘0’骨牌電路；306 重置節(jié)點(diǎn)；308 輸出節(jié)點(diǎn)；310 第二重置節(jié)點(diǎn)；40(Γ回歸邏輯‘0’骨牌電路；401 反相器；402 半維持電路；403、405 反相器；50Γ標(biāo)示雙配置設(shè)計(jì)的第二狀態(tài)信號(hào)RESET的反應(yīng)；60(Γ無(wú)時(shí)鐘回歸邏輯 ‘0’骨牌邏輯門(mén)；60?；貧w邏輯‘0’估算電路；603 回歸邏輯‘0’重置電路；700 聯(lián)合邏輯門(mén)設(shè)計(jì)；701、703、705 無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)；80(Γ無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)；80?；貧w邏輯‘0’估算電路；802 中繼節(jié)點(diǎn)；803 回歸邏輯‘0’重置電路；90(Γ無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)；90Γ回歸邏輯‘0’估算電路；903 回歸邏輯‘0’重置電路；100(Γ無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)；1003 回歸邏輯‘0’重置電路；110(Γ無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)；1101 回歸邏輯‘I’估算電路;1102 預(yù)清節(jié)點(diǎn)；1103"回歸邏輯‘ I ’重置電路；Iior回歸邏輯‘I’致能節(jié)點(diǎn)；1105 回歸邏輯‘I’骨牌電路；1106 重置節(jié)點(diǎn)；1108 輸出節(jié)點(diǎn)；1110 第二重置節(jié)點(diǎn)；1200 回歸邏輯‘I’骨牌電路；1201 反相器；1202 半維持電路；1203、1205 反相器；140(Γ無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)；1401 回歸邏輯‘I’估算電路；1403 回歸邏輯‘ I ’重置電路；150(Γ無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)；150?；貧w邏輯‘I’估算電路；1502 中繼節(jié)點(diǎn)；1503 回歸邏輯‘I’重置電路；160(Γ無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)；1601 回歸邏輯‘I’估算電路；1603 回歸邏輯‘ I ’重置電路；170(Γ無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)；1703 回歸邏輯‘I’重置電路；CLK 時(shí)鐘信號(hào)；
EVAL 第一狀態(tài)信號(hào)；II...16 輸入信號(hào)；Il (RTO)…頂(RTO)、IX(RT0) 回歸邏輯‘O，輸入信號(hào)；Il (RTl)…頂(RTl)、IX(RTir回歸邏輯‘I’輸入信號(hào);IN 輸入信號(hào)；IN (NON-RTS) 非狀態(tài)回歸輸入信號(hào)；IN (RTS) 狀態(tài)回歸輸入信號(hào)；N1、N2、NA…NM N通道裝置；01 (RST)、02 (RST) 輸出信號(hào)；OUT 輸出端；0UT(RT0r回歸邏輯‘0’輸出信號(hào)；OUTOmr回歸邏輯‘I’輸出信號(hào)；OUT(RTS) 狀態(tài)回歸輸出信號(hào)； 1、卩2、？3、？六 ？] ？通道裝置；PCHG^預(yù)充輸入輸出端/信號(hào)；PCLlT預(yù)清輸入輸出端/信號(hào)；PSET 預(yù)置輸入輸出端；RESET 第二狀態(tài)信號(hào)；RST 重置信號(hào)；RSTB 反相重置信號(hào)；RTOE 回歸邏輯‘0’致能信號(hào)；RTlE 回歸邏輯‘I’致能信號(hào)；RTSE 狀態(tài)回歸致能信號(hào)；TO…T14 時(shí)間點(diǎn)；VDD 供電電位；VSRCl、VSRC2"電源電位；VSS 參考電位。
具體實(shí)施例方式以下說(shuō)明將幫助本領(lǐng)域技術(shù)人員得以將本說(shuō)明書(shū)所公開(kāi)的發(fā)明內(nèi)容制作且運(yùn)用于特定應(yīng)用以及條件。本領(lǐng)域技術(shù)人員依照以下所公開(kāi)的實(shí)施方式可能發(fā)展出多種變形，且說(shuō)明書(shū)所公開(kāi)的技巧也可能以其他實(shí)施方式實(shí)現(xiàn)。因此，本發(fā)明的范圍并非意圖限定在以下所示或所述的特定實(shí)施例，事實(shí)上，應(yīng)以所公開(kāi)的技巧與特征的最廣范圍解釋。發(fā)明人已發(fā)現(xiàn)業(yè)界對(duì)高速、有效率且無(wú)須依靠時(shí)鐘信號(hào)的邏輯運(yùn)算的需求。因此，發(fā)明 人發(fā)展出無(wú)須時(shí)鐘信號(hào)的狀態(tài)回歸骨牌邏輯門(mén)，以下提供圖廣圖17討論。圖1為一簡(jiǎn)化的方塊圖，圖解一芯片(或一集成電路，IC) 101，其中包括根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一無(wú)時(shí)鐘狀態(tài)回歸骨牌電路(clocklessreturn to state dominocircuit) 105。集成電路101可為任何形式，且可包括本技術(shù)領(lǐng)域已發(fā)展的任何數(shù)量的電子電路。在一種實(shí)施方式中，芯片101為一處理器,例如一微控制器(microcontroller)或微處理器(microprocessor)等類(lèi)似裝置,此外,任何類(lèi)型的集成電路或芯片都可能為其應(yīng)用。一時(shí)鐘信號(hào)CLK布置在該集成電路101上，由一狀態(tài)回歸邏輯103接收。該狀態(tài)回歸邏輯103輸出一或多個(gè)狀態(tài)回歸輸入信號(hào)IN(RTS)給耦接該無(wú)時(shí)鐘狀態(tài)回歸骨牌電路105對(duì)應(yīng)輸入端的多個(gè)輸入節(jié)點(diǎn)。該時(shí)鐘信號(hào)CLK也被牽線(xiàn)至非狀態(tài)回歸邏輯(NON-RTSlogic) 104。該非狀態(tài)回歸邏輯104輸出一或多個(gè)非狀態(tài)回歸信號(hào)IN(NON-RTS)給耦接該無(wú)時(shí)鐘狀態(tài)回歸骨牌電路105對(duì)應(yīng)輸入端的多個(gè)輸入端。以下更詳細(xì)敘述。隨著無(wú)時(shí)鐘狀態(tài)回歸骨牌電路105的設(shè)計(jì)不同，輸入信號(hào)IN的內(nèi)容(IN(RTS)與IN(NON-RTS)的組合)會(huì)有所不同。在某些應(yīng)用中(例如，雙配置設(shè)計(jì)/dual configurations),各個(gè)輸入信號(hào)IN都是狀態(tài)回歸信號(hào)RTS(以邏輯或門(mén)設(shè)計(jì)為例)。此外，在其他應(yīng)用中(例如，非雙配置設(shè)計(jì)/non-dual configuration),輸入信號(hào)IN中至少有一個(gè)為狀態(tài)回歸信號(hào)RTS,至于輸入信號(hào)IN內(nèi)剩余的各個(gè)信號(hào)則為狀態(tài)回歸信號(hào)RTS或非狀態(tài)回歸NON-RTS信號(hào)。通常，是在以下?tīng)顩r下需要發(fā)展與提供上述狀態(tài)回歸信號(hào)。上述無(wú)時(shí)鐘狀態(tài)回歸骨牌電路105輸出一個(gè)或多個(gè)狀態(tài)回歸輸出信號(hào)OUT(RTS)至另一邏輯電路107的相關(guān)輸入端，且時(shí)鐘信號(hào)CLK亦被連接至邏輯電路107的時(shí)鐘輸入端。狀態(tài)回歸邏輯103包括任何靜態(tài)或動(dòng)態(tài)電路的組合，且還包括任何鎖存(latch)或暫存器電路的組合，以根據(jù)狀態(tài)回歸操作提供輸入信號(hào)IN(RTS)。邏輯107包括任何靜態(tài)或骨牌電路(有腳位footed或無(wú)腳位footless)的組合和/或任何鎖存或暫存器的組合，以接收、或鎖存、或暫存所述輸出信號(hào)OUT(RTS)。所述的狀態(tài)回歸輸入與輸出信號(hào)IN與OUT代表的是信號(hào)會(huì)在切換到一第二狀態(tài)后回到一預(yù)定狀態(tài)或一第一狀態(tài)。在二進(jìn)位制邏輯中，狀態(tài)回歸不是回到邏輯‘0’ RT0，其預(yù)設(shè)邏輯狀態(tài)為邏輯‘0’)，就是回到邏輯‘I’(RTl，其預(yù)設(shè)邏輯狀態(tài)為邏輯‘I’)。無(wú)時(shí)鐘狀態(tài)回歸骨牌電路105包括一或多個(gè)無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)。所述無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)彼此串迭(cascade)，或根據(jù)任何串聯(lián)或并聯(lián)方式耦接在一起。多種數(shù)量的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)都有機(jī)會(huì)被串迭或串聯(lián)在一起，僅受限于時(shí)間條件，所述時(shí)間條件定義于相應(yīng)的輸出信號(hào)有效與否。每一個(gè)無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)可接收任何數(shù)量的狀態(tài)回歸輸入信號(hào)且輸出至少一個(gè)狀態(tài)回歸輸出信號(hào)至其他電路一包括其他無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)、或邏輯電路107、或其他類(lèi)似電路。圖2為一方塊圖，圖解根據(jù)本申請(qǐng)一種實(shí)施方式所實(shí)現(xiàn)的一無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200，用以實(shí)現(xiàn)該無(wú)時(shí)鐘狀態(tài)回歸骨牌電路105內(nèi)的一個(gè)或多個(gè)無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)。輸入信號(hào)IN內(nèi)的一個(gè)或多個(gè)信號(hào)供應(yīng)給對(duì)應(yīng)的輸入節(jié)點(diǎn)上，以輸入至一狀態(tài)回歸估算電路201的對(duì)應(yīng)輸入端，且至少一個(gè)上述輸入信號(hào)IN會(huì)提供給一狀態(tài)回歸重置電路203。雖然圖中標(biāo)示將同樣的輸入信號(hào)IN供應(yīng)給電路201與203兩者，但在某些實(shí)施方式中一以下將詳細(xì)討論的一供應(yīng)給該狀態(tài)回歸重置電路203的可僅為上述輸入信號(hào)IN的一子集合。此外，輸入信號(hào)IN可為狀態(tài)回歸信號(hào)(RTS)或可包括一或多個(gè)非狀態(tài)回歸信號(hào)(non-RTS)。無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200還包括一狀態(tài)回歸骨牌電路205 ;該狀態(tài)回歸骨牌電路205耦接一對(duì)電源電位VSRCl以及VSRC2。電源電位VSRCl以及VSRC2各由一電源電路(無(wú)顯示在圖中)提供，且以適當(dāng)?shù)碾娢唤y(tǒng)一供應(yīng)電源電位給集成電路101上的多個(gè)電子電路，所采用技術(shù)可為本技術(shù)領(lǐng)域常見(jiàn)技術(shù)。每一個(gè)電源電位所供應(yīng)的電位以及對(duì)應(yīng)在電源電位VSRCl與VSRC2之間的電位區(qū)間與電路型式和特定技術(shù)或工藝相關(guān)，例如，可為5伏特、3.3伏特或2.1伏特等。通常，電源電位VSRCl與VSRC2之一為一參考電位(例如，VSS)，且另一為一供電電位VDD，可以本技術(shù)領(lǐng)域常見(jiàn)技術(shù)實(shí)現(xiàn)。狀態(tài)回歸估算電路201、狀態(tài)回歸重置電路203與狀態(tài)回歸致能電路207可共同組成一輸入電路，對(duì)應(yīng)輸入信號(hào)IN動(dòng)作。狀態(tài)回歸估算電路201耦接電源電位VSRC2，且還耦接一預(yù)置節(jié)點(diǎn)202以耦接該狀態(tài)回歸骨牌電路205的一預(yù)置輸入/輸出端PSET。該狀態(tài)回歸骨牌電路205具有一輸出端供應(yīng)一狀態(tài)回歸輸出信號(hào)OUT(RTS)于一輸出節(jié)點(diǎn)208，且具有一重置輸入輸出端RST產(chǎn)生一重置信號(hào)(同樣標(biāo)為RST)于一重置節(jié)點(diǎn)206，且還具有一狀態(tài)回歸致能信號(hào)輸出端RTSE供應(yīng)一狀態(tài)回歸致能信號(hào)(同樣標(biāo)為RTSE)于對(duì)應(yīng)的一狀態(tài)回歸致能節(jié)點(diǎn)204。無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200包括一狀態(tài)回歸致能電路207耦接電源電位VSRCl。該狀態(tài)回歸致能電路207具有一輸入端耦接節(jié)點(diǎn)204以接收該狀態(tài)回歸致能信號(hào)RTSE，且具有另一端點(diǎn)耦接一第二重置節(jié)點(diǎn)210。該狀態(tài)回歸重置電路203耦接于上述重置節(jié)點(diǎn)210與206之間。各個(gè)信號(hào)節(jié)點(diǎn)(例如，IN、OUT、PSET、RST、RTSE等)具有一第一邏輯狀態(tài)以及一第二邏輯狀態(tài)；該第一邏輯狀態(tài)相關(guān)于電源電位VSRC2，且該第二邏輯狀態(tài)相關(guān)于電源電位VSRCl。狀態(tài)回歸估算電路201具有一初始預(yù)設(shè)狀態(tài)，此時(shí)各個(gè)輸入信號(hào)IN為上述第一邏輯狀態(tài)，與其回歸狀態(tài)(return state)相同。當(dāng)上述輸入信號(hào)IN—同轉(zhuǎn)態(tài),形成一個(gè)或多個(gè)估算狀態(tài)中任一個(gè)時(shí)，該狀態(tài)回歸估算電路201進(jìn)入一估算狀態(tài)，產(chǎn)生一估算事件。所述輸入信號(hào)IN的一種或多種估算狀態(tài)一產(chǎn)生所述估算事件一由該狀態(tài)回歸估算電路201各自的邏輯設(shè)計(jì)有關(guān)。例如，如果該狀態(tài)回歸估算電路201設(shè)計(jì)為一邏輯或門(mén)，則一估算事件于所述輸入信號(hào)IN中任一或多個(gè)發(fā)生第一狀態(tài)至第二狀態(tài)的轉(zhuǎn)態(tài)時(shí)發(fā)生。另一種實(shí)施方式中，如果該狀態(tài)回歸估算電路201是實(shí)現(xiàn)成一邏輯與門(mén)，則一估算事件只會(huì)在每一個(gè)輸入信號(hào)IN都由該第一邏輯狀態(tài)轉(zhuǎn)態(tài)到該第二邏輯狀態(tài)時(shí)發(fā)生。該狀態(tài)回歸骨牌電路205通常具有兩種狀態(tài)，包括一預(yù)置狀態(tài)(“preset” state)以及一鎖存狀態(tài)(“l(fā)atch” state)。該預(yù)置狀態(tài)通常為該狀態(tài)回歸骨牌電路205的初始、或預(yù)設(shè)值。在該預(yù)置狀態(tài)下，該狀態(tài)回歸骨牌電路205會(huì)預(yù)置其預(yù)置輸入/輸出端PSET，因此節(jié)點(diǎn)202為該第二邏輯狀態(tài)。此外，在該預(yù)置狀態(tài)下，狀態(tài)回歸骨牌電路205初始設(shè)定該重置信號(hào)RST為該第一邏輯狀態(tài)且設(shè)定該狀態(tài)回歸致能信號(hào)RTSE為該第二邏輯狀態(tài)。該狀態(tài)回歸重置電路203具有一隔離狀態(tài)(isolation state)以及一重置狀態(tài)(reset state),由施加于其上的所述輸入信號(hào)IN的狀態(tài)決定。當(dāng)施加于該狀態(tài)回歸重置電路203的所述輸入信號(hào)IN各自處于或回歸該第一邏輯狀態(tài)，該狀態(tài)回歸重置電路203為其重置狀態(tài)。否則，該狀態(tài)回歸重置電路203處于其隔離狀態(tài)。必須特別說(shuō)明的是，每當(dāng)所述輸入信號(hào)IN的集體狀態(tài)符合一個(gè)或多個(gè)估算狀態(tài)的任一個(gè)時(shí)，狀態(tài)回歸重置電路203是位于其隔離狀態(tài)。當(dāng)該狀態(tài)回歸致能信號(hào)RTSE處于該第二邏輯狀態(tài)時(shí)，該狀態(tài)回歸致能電路207處于其初始預(yù)設(shè)狀態(tài)；當(dāng)該狀態(tài)回歸致能信號(hào)RSTE處于該第一邏輯狀態(tài)時(shí)，該狀態(tài)回歸致能電路207轉(zhuǎn)態(tài)至一致能狀態(tài)。以下討論無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200的操作。一估算事件發(fā)生在所述輸入信號(hào)IN轉(zhuǎn)態(tài)為一個(gè)或多個(gè)估算狀態(tài)中任一個(gè)時(shí)；此時(shí)，該狀態(tài)回歸估算電路201進(jìn)入其估算狀態(tài)、且該狀態(tài)回歸重置電路203進(jìn)入其隔離狀態(tài)。在上述估算狀態(tài)中，該狀態(tài)回歸估算電路201改變節(jié)點(diǎn)202的信號(hào)，因此，狀態(tài)回歸骨牌電路205的預(yù)置輸入輸出端PSET轉(zhuǎn)態(tài)至該第一邏輯狀態(tài)，導(dǎo)致該狀態(tài)回歸骨牌電路205自其預(yù)置狀態(tài)切換到鎖存狀態(tài)。該狀態(tài)回歸骨牌電路205于切換到其鎖存狀態(tài)時(shí)切換輸出信號(hào)OUT至該第二邏輯狀態(tài)，且切換狀態(tài)回歸致能信號(hào)RTSE至第一邏輯狀態(tài)，且不再影響該重置信號(hào)RST。狀態(tài)回歸致能電路207進(jìn)入其致能狀態(tài)，耦接節(jié)點(diǎn)210至電源電位VSRC1，以回應(yīng)第一邏輯狀態(tài)的狀態(tài)回歸致能信號(hào)RTSE。由于狀態(tài)回歸重置電路203回應(yīng)輸入信號(hào)IN處于其隔離狀態(tài)，因此，即使?fàn)顟B(tài)回歸致能電路207被致能，仍不影響該重置信號(hào)RST?；谏鲜鲈颍撝刂眯盘?hào)RST仍然維持在第一邏輯狀態(tài)。當(dāng)供應(yīng)給狀態(tài)回歸重置電路203的狀態(tài)回歸輸入信號(hào)IN根據(jù)狀態(tài)回歸操作回到其預(yù)設(shè)狀態(tài)，狀態(tài)回歸重置電路203進(jìn)入其重置狀態(tài)，將重置節(jié)點(diǎn)210與206耦接在一起，通過(guò)電路203與207將重置信號(hào)RST拉至該第二邏輯狀態(tài)。重置信號(hào)RST至第二邏輯狀態(tài)的轉(zhuǎn)態(tài)會(huì)引發(fā)一重置事件，使?fàn)顟B(tài)回歸骨牌電路205回歸其預(yù)置狀態(tài)。說(shuō)明如下，狀態(tài)回歸骨牌電路205會(huì)改變其預(yù)置輸入輸出端PSET的電位，使節(jié)點(diǎn)202回到第二邏輯狀態(tài)。此外，狀態(tài)回歸骨牌電路205會(huì)將輸出信號(hào)OUT切換回第一邏輯狀態(tài)，且切換狀態(tài)回歸致能信號(hào)RTSE回該第二邏輯狀態(tài)。該狀態(tài)回歸致能電路207會(huì)對(duì)應(yīng)狀態(tài)回歸致能信號(hào)RTSE至第二邏輯狀態(tài)的轉(zhuǎn)態(tài)而有效地關(guān)閉，且狀態(tài)回歸骨牌電路205會(huì)將重置信號(hào)RST拉回第一邏輯狀態(tài)?？偠灾?，當(dāng)輸入信號(hào)IN —同轉(zhuǎn)態(tài)到一個(gè)或多個(gè)估算狀態(tài)中任一個(gè)時(shí),狀態(tài)回歸估算電路201轉(zhuǎn)態(tài)到一估算狀態(tài)，產(chǎn)生一估算事件，且該狀態(tài)回歸重置電路203進(jìn)入一隔離狀態(tài)?；貞?yīng)上述估算事件，狀態(tài)回歸骨牌電路205自其預(yù)置狀態(tài)轉(zhuǎn)態(tài)到鎖存狀態(tài)，切換輸出信號(hào)OUT、且切換該狀態(tài)回歸致能信號(hào)RTSE以致能該狀態(tài)回歸致能電路207。當(dāng)各個(gè)狀態(tài)回歸輸入信號(hào)IN、或至少供應(yīng)給該狀態(tài)回歸重置電路203的這些狀態(tài)回歸輸入信號(hào)IN根據(jù)狀態(tài)回歸操作回到第一邏輯狀態(tài)時(shí)，狀態(tài)回歸估算電路201回到其預(yù)設(shè)狀態(tài)、且該狀態(tài)回歸重置電路203進(jìn)入其重置狀態(tài)將該重置信號(hào)RST拉到該第二邏輯狀態(tài)以產(chǎn)生一重置事件?；貞?yīng)該重置事件，該狀態(tài)回歸骨牌電路205回到其預(yù)置狀態(tài)，令該狀態(tài)回歸致能信號(hào)RSTE回歸該第二邏輯狀態(tài)以除能該狀態(tài)回歸致能電路207。一旦該狀態(tài)回歸致能電路207除能，狀態(tài)回歸重置電路203的狀態(tài)就不再影響操作，直至另一個(gè)估算事件發(fā)生后。該狀態(tài)回歸骨牌電路205隨后將重置信號(hào)RST拉回第一邏輯狀態(tài)，使該無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200預(yù)備好迎接下一個(gè)估算事件。如此一來(lái)，無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200為一自我重置電路，無(wú)須時(shí)鐘信號(hào)即實(shí)現(xiàn)一邏輯狀況估算。以下更討論無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200的一回歸邏輯‘0’ (RTO)邏輯門(mén)設(shè)計(jì)以及一回歸邏輯‘I’ (RTl)邏輯門(mén)設(shè)計(jì)。所述回歸邏輯‘0’邏輯門(mén)設(shè)計(jì)是用于回應(yīng)回歸邏輯‘0’輸入信號(hào)。所述回歸邏輯‘I’邏輯門(mén)設(shè)計(jì)是用于回應(yīng)回歸邏輯‘I’輸入信號(hào)。在一些實(shí)施方式中，狀態(tài)回歸估算電路201以及狀態(tài)回歸重置電路203為雙配置(dualconfigurations)設(shè)計(jì),用以回應(yīng)同樣的狀態(tài)回歸輸入信號(hào)IN。在這樣的實(shí)施方式中(例如，第10與17圖所示實(shí)施方式)，狀態(tài)回歸重置電路203被簡(jiǎn)化，其中，供應(yīng)給該狀態(tài)回歸估算電路201的這些狀態(tài)回歸輸入信號(hào)IN也會(huì)供應(yīng)給狀態(tài)回歸重置電路203，同時(shí)，與狀態(tài)回歸估算電路201同樣的邏輯運(yùn)算會(huì)由狀態(tài)回歸重置電路203施行在選定的該狀態(tài)回歸輸入信號(hào)IN子集合上。在其他實(shí)施方式中，電路201與203并非雙配置設(shè)計(jì)，且供應(yīng)給電路201的所述輸入信號(hào)IN中僅一子集合是供應(yīng)給該狀態(tài)回歸重置電路203。供應(yīng)給該狀態(tài)回歸重置電路203的所述輸入信號(hào)IN為狀態(tài)回歸信號(hào)，無(wú)論剩余的輸入信號(hào)IN為狀態(tài)回歸(RTS)或非狀態(tài)回歸(non-RTS)信號(hào)。在所述任一實(shí)施方式中，估算狀態(tài)為真時(shí)，重置狀態(tài)就不成立。狀態(tài)回歸估算電路顯示估算狀態(tài)不符合時(shí)，估算狀態(tài)是不成立的。在估算狀態(tài)不成立、但狀態(tài)回歸重置電路的重置條件成立時(shí)，所述重置狀態(tài)成立。
圖3為一方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)300，為無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200的一種回歸邏輯‘0’實(shí)施方式。輸出信號(hào)OUT以及至少一輸入信號(hào)IN設(shè)計(jì)為回歸邏輯‘0’信號(hào)，以邏輯‘0’為預(yù)設(shè)邏輯狀態(tài)?；诒炯夹g(shù)領(lǐng)域現(xiàn)有技術(shù)，將電源電位VSRCl作為一供電電位VDD，且將電源電位VSRC2作為一參考電位VSS。該狀態(tài)回歸估算電路201、狀態(tài)回歸骨牌電路205以及狀態(tài)回歸重置電路203分別被實(shí)現(xiàn)成一回歸邏輯‘0’估算電路301、一回歸邏輯‘0’骨牌電路305以及一回歸邏輯‘0’重置電路303，用以根據(jù)回歸邏輯‘0’操作而設(shè)計(jì)。必須注意的是，雖然電路301與303中任一個(gè)可能隔離其他電路為一回歸邏輯‘I’電路(以其輸出觀(guān)的)，但仍然是以其輸入與回歸邏及‘0’骨牌邏輯門(mén)300整體功能的觀(guān)點(diǎn)視的為回歸邏輯‘0’技術(shù)。前述預(yù)置輸入輸出端PSET被實(shí)現(xiàn)為一預(yù)充輸入輸出端PCHG。該預(yù)充輸入輸出端PCHG耦接一預(yù)充節(jié)點(diǎn)302 ;該預(yù)充節(jié)點(diǎn)302實(shí)現(xiàn)前述預(yù)置節(jié)點(diǎn)202。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)300設(shè)定一回歸邏輯‘0’輸出信號(hào)OUT于一輸出節(jié)點(diǎn)308，而重置信號(hào)RST則產(chǎn)生在重置節(jié)點(diǎn)306。前述狀態(tài)回歸致能節(jié)點(diǎn)204被實(shí)現(xiàn)為一回歸邏輯‘0’致能節(jié)點(diǎn)304，耦接P通道裝置Pl的柵極。所述P通道裝置Pl實(shí)現(xiàn)前述狀態(tài)回歸致能電路207。P通道裝置Pl的源極耦接供電電為VDD且其漏極經(jīng)由一第二重置節(jié)點(diǎn)310耦接回歸邏輯‘0’重置電路303?；貧w邏輯‘0’重置電路303還耦接重置節(jié)點(diǎn)306。圖4圖解一回歸邏輯‘0’骨牌電路400，為回歸邏輯‘0’骨牌電路305的一種實(shí)施方式。預(yù)充節(jié)點(diǎn)302耦接一反相器401的輸入端，并耦接P通道裝置P2與P3的漏極。反相器401的輸出耦接輸出節(jié)點(diǎn)308提供所述回歸邏輯‘0’輸出信號(hào)OUT(RTO)，并將之供應(yīng)給P通道裝置P3的柵極、以及另一個(gè)反相器403的輸入端。反相器403的輸出耦接節(jié)點(diǎn)304以供應(yīng)狀回歸邏輯‘0’致能信號(hào)RTOE至N通道裝置NI的柵極。N通道裝置NI的源極耦接參考電位VSS，且其漏極耦接重置節(jié)點(diǎn)306以供應(yīng)重置信號(hào)RST。重置信號(hào)RST供應(yīng)給一反相器405的輸入端。反相器405的輸出端供應(yīng)一反相重置信號(hào)RSTB。反相重置信號(hào)RSTB供應(yīng)給P通道裝置P2的柵極，其源極耦接供電電位VDD。反相器401與P通道裝置P3 —同組成一半維持(half-keeper)電路402，以維持預(yù)充輸入輸出端PCHG的電平直至回歸邏輯‘O ’估算電路301將之拉低。預(yù)充輸入輸出端PCHG初始預(yù)充為高電平，因此，反相器401令輸出信號(hào)OUT為低電平，以導(dǎo)通P通道裝置P3。P通道裝置P3將預(yù)充輸入輸出端PCHG拉至供電電位VDD，以維持預(yù)充輸入輸出端PCHG的高電平邏輯狀態(tài)。因?yàn)檩敵鲂盘?hào)OUT是初始為低電平，反相器403令回歸邏輯‘0’致能信號(hào)RTOE導(dǎo)通N通道裝置NI，以拉低重置信號(hào)RST的電平。反相器405因而會(huì)提供高電平的反相重置信號(hào)RSTB，使P通道裝置P2不導(dǎo)通。參考圖3與圖4，回應(yīng)輸入信號(hào)IN中單一或多個(gè)轉(zhuǎn)態(tài)為一或多種估算狀態(tài)的其中一種時(shí)所產(chǎn)生的一估算事件，回歸邏輯‘0’估算電路301會(huì)將預(yù)充輸入輸出端PCHG電平拉低，致使回歸邏輯‘0’骨牌電路400轉(zhuǎn)態(tài)至其鎖存狀態(tài)。因此，反相器401拉高輸出信號(hào)OUT的電平，使P通道裝置P3不導(dǎo)通。反相器403會(huì)拉低回歸邏輯‘0’致能信號(hào)RTOE的電平，使P通道裝置Pl導(dǎo)通并使N通道裝置NI不導(dǎo)通。P通道裝置Pl的導(dǎo)通會(huì)使節(jié)點(diǎn)310耦接到供電電位VDD。N通道裝置NI的不導(dǎo)通會(huì)使重置信號(hào)RST不再被限制為低電平。輸入信號(hào)IN的估算狀態(tài)會(huì)使回歸邏輯‘0’重置電路303轉(zhuǎn)態(tài)至其隔離狀態(tài)，使節(jié)點(diǎn)306隔離節(jié)點(diǎn)310。如此一來(lái)，重置節(jié)點(diǎn)306會(huì)被暫時(shí)隔離，故重置信號(hào)RST不會(huì)被刻意驅(qū)動(dòng)為任何狀態(tài)。由于沒(méi)有任何其他裝置作用，重置信號(hào)RST仍然維持在低電平。在另一種實(shí)施方式中，另有一個(gè)N通道裝置N2 (以虛線(xiàn)標(biāo)示)供應(yīng)在圖4電路中，與反相器405組成另一半維持電路，以維持重置信號(hào)RST的低電平狀態(tài)。N通道裝置N2具有一柵極接收反相重置信號(hào)RSTB, 一漏極耦接節(jié)點(diǎn)306，以及一源極耦接參考電位VSS。因?yàn)榉聪嘀刂眯盘?hào)RSTB初始為高電平，N通道裝置N2使節(jié)點(diǎn)306在N通道裝置NI不導(dǎo)通的狀態(tài)下仍為低電平。N通道裝置N2是用于確?；虮ＷC重置信號(hào)RST在前述狀態(tài)下仍為低電平。當(dāng)輸入信號(hào)IN處于估算狀態(tài)，回歸邏輯‘0’重置電路303維持其隔離狀態(tài)。當(dāng)供應(yīng)給該回歸邏輯‘0’重置電路303的每一個(gè)回歸邏輯‘0’輸入信號(hào)IN都回歸到其預(yù)設(shè)狀態(tài)，回歸邏輯‘0’重置電路303轉(zhuǎn)態(tài)到其重置狀態(tài)，產(chǎn)生一重置事件，其中，P通道裝置Pl以及回歸邏輯‘0’重置電路303 —同將重置信號(hào)RST拉升為高電平。請(qǐng)注意，如果所述電路具有N通道裝置N2，回歸邏輯‘0’重置電路303需設(shè)計(jì)來(lái)對(duì)抗N通道裝置N2以拉升重置信號(hào)RST的電平。反相器405因而會(huì)拉低反相重置信號(hào)RSTB的電平，使P通道裝置P2導(dǎo)通。導(dǎo)通的P通道裝置P2會(huì)將預(yù)充輸入輸出端PCHG的電位拉升至其預(yù)設(shè)狀態(tài)。請(qǐng)注意，當(dāng)供應(yīng)給該回歸邏輯‘0’重置電路303的每一個(gè)回歸邏輯‘0’輸入信號(hào)IN都回到預(yù)設(shè)狀態(tài)，輸入信號(hào)IN不再處于一估算狀態(tài)，故回歸邏輯‘0’估算電路301不再拉低預(yù)設(shè)輸入輸出端PCHG的電平。如此一來(lái)，P通道裝置P2將預(yù)充輸入輸出端PCHG的電平拉升回其預(yù)充狀態(tài)。當(dāng)預(yù)充輸入輸出端PCHG的電平為高電平，反相器401令輸出信號(hào)OUT再次為低電平，以導(dǎo)通P通道裝置P3，維持預(yù)充輸入輸出端PCHG為高電平。反相器403將回歸邏輯‘0’致能信號(hào)RTOE拉升為高電平以導(dǎo)通N通道裝置NI且使P通道裝置Pl不導(dǎo)通。由于P通道裝置Pl不導(dǎo)通，回歸邏輯‘0’重置電路與供電電位VDD隔離，且不再拉升重置信號(hào)RST。此外，導(dǎo)通的N通道裝置NI會(huì)將重置信號(hào)RST拉到低電平，且反相器405會(huì)拉升反相重置信號(hào)RSTB為高電平，以令P通道裝置P2不導(dǎo)通(且在有供應(yīng)N通道裝置N2的例子中，還包括使N通道裝置N2導(dǎo)通)。雖然P通道裝置P2不導(dǎo)通，半維持電路402會(huì)維持預(yù)充輸入輸出端PCHG為高電平。如此一來(lái)，回歸邏輯‘0’骨牌電路400重置回其預(yù)置狀態(tài)，準(zhǔn)備好迎接下一個(gè)估算事件。圖5以時(shí)序解無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)300的操作，其中根據(jù)一種實(shí)施方式將回歸邏輯‘0’骨牌電路400用于實(shí)現(xiàn)回歸邏輯‘0’骨牌電路305。第一狀態(tài)信號(hào)EVAL顯示該回歸邏輯‘0’估算電路301的一估算狀態(tài)，該估算狀態(tài)的成立代表一估算事件的產(chǎn)生。第一狀態(tài)信號(hào)EVAL在該估算狀態(tài)成立時(shí)為高電平、并在該估算狀態(tài)不成立時(shí)為低電平。輸入信號(hào)IN的估算狀態(tài)的數(shù)量決定于回歸邏輯‘0’骨牌電路305的邏輯功能設(shè)計(jì)。例如，如果回歸邏輯‘0’骨牌電路305設(shè)計(jì)為一邏輯或功能，則這些輸入信號(hào)IN中任一個(gè)或多個(gè)為高電平的狀況會(huì)分別對(duì)應(yīng)一估算狀態(tài)。如果回歸邏輯‘0’骨牌電路305是設(shè)計(jì)來(lái)實(shí)現(xiàn)一邏輯與功能，則輸入信號(hào)IN只具有一個(gè)估算狀態(tài)；該估算狀態(tài)下，每一個(gè)輸入信號(hào)IN都為高電平。第二狀態(tài)信號(hào)RESET顯示回歸邏輯‘0’重置電路303的一重置狀態(tài)；該重置狀態(tài)成立時(shí)，該第二狀態(tài)信號(hào)RESET為高電平；該重置狀態(tài)不成立時(shí)，該第二狀態(tài)信號(hào)RESET為低電平。所述重置狀態(tài)決定于回歸邏輯‘0’重置電路303的設(shè)計(jì)以及供應(yīng)給回歸邏輯‘0’重置電路303的這些輸入信號(hào)IN的狀態(tài)。每當(dāng)輸入信號(hào)IN為一種、或多種估算狀態(tài)的任一個(gè)，重置狀態(tài)不成立且回歸邏輯‘0’重置電路303處于其隔離狀態(tài)。每當(dāng)供應(yīng)給回歸邏輯‘0’重置電路303的每一個(gè)回歸邏輯‘0’輸入信號(hào)IN回到邏輯‘0’時(shí)，回歸邏輯‘0’重置電路303處于其重置狀態(tài)。所述重置事件僅發(fā)生于回歸邏輯‘0’致能信號(hào)RTOE為使P通道裝置Pl導(dǎo)通的低電平、且回歸邏輯‘0’重置電路303于其重置狀態(tài)時(shí)。少數(shù)應(yīng)用倚賴(lài)估算與重置電路彼此間的設(shè)計(jì)。不論是雙配置、或非雙配置設(shè)計(jì)，在所有輸入信號(hào)IN都回歸邏輯‘0’時(shí)，重置狀態(tài)成立，且估算狀態(tài)不成立。在雙配置與非雙配置設(shè)計(jì)下，估算狀態(tài)成立時(shí)，重置狀態(tài)皆不成立。非雙配置設(shè)計(jì)下，僅輸入信號(hào)IN的一子集合是供應(yīng)給該回歸邏輯‘0’重置電路303，重置狀態(tài)可能在估算狀態(tài)不成立時(shí)也不成立，且可能在估算狀態(tài)轉(zhuǎn)變?yōu)椴怀闪⒑笕跃S持不成立。圖5包括信號(hào)EVAL、RESET、PCHG、OUT、RTOE, RST以及RSTB的時(shí)序圖。所示信號(hào)的轉(zhuǎn)態(tài)延遲僅為示意作用，并非意圖針對(duì)特定設(shè)計(jì)限定延遲時(shí)間。在初始時(shí)間T0，第一狀態(tài)信號(hào)EVAL為低電平，表示輸入信號(hào)IN并不處于估算狀態(tài)。第二狀態(tài)信號(hào)RESET在時(shí)序TO則為無(wú)意義信號(hào)。請(qǐng)注意，根據(jù)回歸邏輯‘0’操作，輸入信號(hào)IN(至少這些為回歸邏輯‘0’的信號(hào))于一估算區(qū)間后、且下一個(gè)估算區(qū)間作用前，回歸為邏輯‘O’。然而，各個(gè)輸入信號(hào)可能具有不同的時(shí)間延遲。當(dāng)輸入信號(hào)IN全部設(shè)定為預(yù)設(shè)狀態(tài)，第一狀態(tài)信號(hào)EVAL為低電平且第二狀態(tài)信號(hào)RESET為高電平。如果輸入信號(hào)中某一個(gè)或多個(gè)轉(zhuǎn)換為高電平但仍不符合估算狀態(tài)的條件(在下一次估算區(qū)間前)，則第二狀態(tài)信號(hào)RESET可能在雙態(tài)間變換一或多次且同時(shí)第一狀態(tài)信號(hào)EVAL維持低電平。因此，第二狀態(tài)信號(hào)RESET如圖所示，不為特定狀態(tài)，此外，由于狀態(tài)回歸致能電路207 (于回歸邏輯‘0’例子中由P通道裝置Pl實(shí)現(xiàn))不作用，所述早于估算事件的任何雙態(tài)變化并不重要。信號(hào)PCHG、0UT、RT0E、RST以及RSTB在時(shí)間TO分別初始設(shè)定為邏輯‘I’、‘O’、‘I’、‘O’、以及‘I’。接續(xù)的時(shí)間點(diǎn)Tl,輸入信號(hào)IN—同進(jìn)入一估算狀態(tài)，因此第一狀態(tài)信號(hào)EVAL拉高且第二狀態(tài)信號(hào)RESET拉低?；貞?yīng)高電平的第一狀態(tài)信號(hào)EVAL，回歸邏輯‘0’估算電路301通過(guò)在短暫延遲后的接續(xù)時(shí)間點(diǎn)T2拉低預(yù)充輸入輸出端PCHG電位，以引發(fā)一估算事件。由于第二狀態(tài)信號(hào)RESET為低電平，回歸邏輯‘0’重置電路303處于其隔離狀態(tài)?；貞?yīng)被拉到低電平的預(yù)充輸入輸出信號(hào)PCHG，反相器401在短暫延遲后的接續(xù)時(shí)間點(diǎn)T3拉升輸出信號(hào)OUT的電平。隨著輸出信號(hào)OUT的拉升，反相器403在短暫延遲后的接續(xù)時(shí)間點(diǎn)T4拉低該回歸邏輯‘0’致能信號(hào)RTOE的電平，以導(dǎo)通P通道裝置Pl且不導(dǎo)通N通道裝置NI。因?yàn)榛貧w邏輯‘0’重置電路303為不導(dǎo)通，重置信號(hào)RST不受任何裝置影響，且維持在低電平(或由N通道裝置N2維持在低電平)。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)300的狀態(tài)維持不變且第一狀態(tài)信號(hào)EVAL為高電平。在接續(xù)的時(shí)間點(diǎn)T5，輸入信號(hào)IN中一或多個(gè)信號(hào)改變其狀態(tài)，致使估算狀態(tài)不成立，相應(yīng)之，第一狀態(tài)信號(hào)EVAL轉(zhuǎn)態(tài)為低電平。如果供應(yīng)給回歸邏輯‘0’重置電路303的輸入信號(hào)各個(gè)也回到邏輯‘0’，第二狀態(tài)信號(hào)RESET在時(shí)間點(diǎn)T5拉升如虛線(xiàn)501。如果是非雙配置設(shè)計(jì)的實(shí)施例，第一狀態(tài)信號(hào)EVAL轉(zhuǎn)態(tài)至低電平、與第二狀態(tài)信號(hào)RESET轉(zhuǎn)態(tài)至高電平之間存在一延遲。必須注意的是，因?yàn)榈谝粻顟B(tài)信號(hào)EVAL為低電平，估算狀態(tài)不成立、且回歸邏輯‘0’估算電路301在時(shí)間點(diǎn)T5后不再拉低預(yù)充輸入輸出信號(hào)PCHG。預(yù)充輸入輸出信號(hào)PCHG維持低電平，直至后續(xù)被P通道裝置P2拉升至高電平。請(qǐng)注意，另一個(gè)半維持電路(未在圖式中)可被用來(lái)在上述狀況中維持預(yù)充輸入輸出信號(hào)PCHG為低電平。在時(shí)間點(diǎn)T5或接續(xù)的時(shí)間點(diǎn)T6，供應(yīng)給回歸邏輯‘0’重置電路303的輸入信號(hào)IN轉(zhuǎn)態(tài)為零，以啟動(dòng)該回歸邏輯‘0’重置電路303的重置狀態(tài)，使第二狀態(tài)信號(hào)RESET為高電平。所述回歸邏輯‘0’重置電位303聯(lián)合P通道裝置P1，在短暫延遲后的時(shí)間點(diǎn)T7拉高重置信號(hào)RST的電位，以開(kāi)始一重置事件。反相器405在短暫延遲后的時(shí)間點(diǎn)T8將反相重置信號(hào)RSTB拉低以回應(yīng)之。反相重置信號(hào)RSTB轉(zhuǎn)態(tài)為低電平，以導(dǎo)通P通道裝置P2，在一短暫延遲后的時(shí)間點(diǎn)T9將預(yù)充輸入輸出信號(hào)PCGH拉升回預(yù)設(shè)狀態(tài)。當(dāng)預(yù)充輸入輸出信號(hào)PCHG為高電平，反相器401在短暫延遲后的時(shí)間點(diǎn)TlO將輸出信號(hào)OUT再次設(shè)定為低電平。轉(zhuǎn)態(tài)為低電平的輸出信號(hào)OUT會(huì)導(dǎo)通P通道裝置P3，使半維持電路402維持該預(yù)充輸入輸出信號(hào)PCHG為高電平直至下一個(gè)估算區(qū)間將之下拉。反相器403于短暫延遲后的時(shí)間點(diǎn)Tll將回歸邏輯‘0’致能信號(hào)RTOE拉到高電平?；貧w邏輯‘0’致能信號(hào)RTOE的高電平狀態(tài)會(huì)使N通道裝置NI導(dǎo)通、且使P通道裝置Pl不導(dǎo)通。因?yàn)镻通道裝置Pl不導(dǎo)通，回歸邏輯‘0’重置電路303不再拉升重置信號(hào)RST。N通道裝置NI的導(dǎo)通會(huì)使重置信號(hào)RST在短暫延遲后的時(shí)間點(diǎn)T12拉回低電平。反相器405會(huì)在短暫延遲后的時(shí)間點(diǎn)T13拉升反相重置信號(hào)RSTB至高電平，因此，P通道裝置P2不再拉升預(yù)充輸入輸出信號(hào)PCHG。此時(shí)，由半維持電路402維持預(yù)充輸入輸出PCHG為高電平。在時(shí)間點(diǎn)T13稍后的時(shí)間點(diǎn)T14，信號(hào)恢復(fù)其預(yù)設(shè)狀態(tài)，回歸邏輯‘0’估算電路301以及P通道裝置Pl均于其預(yù)設(shè)狀態(tài)，回歸邏輯‘0’骨牌電路305回到其預(yù)置狀態(tài)，此外，假設(shè)輸入信號(hào)IN內(nèi)每一個(gè)信號(hào)都是低電平，回歸邏輯‘0’重置電路303處于其重置狀態(tài)?？偠灾?，輸入信號(hào)IN的一估算狀態(tài)引發(fā)一估算事件，導(dǎo)致輸出信號(hào)OUT為高電平，且致能接續(xù)的重置事件。輸入信號(hào)IN的重置狀態(tài)導(dǎo)致回歸邏輯‘0’重置電路303引發(fā)一重置事件，且無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)300回到其初始狀態(tài)，準(zhǔn)備迎接下一個(gè)估算區(qū)間。如圖所示，第二狀態(tài)信號(hào)RESET為高電平直至?xí)r間點(diǎn)T11。時(shí)間點(diǎn)Tll時(shí)，回歸邏輯‘0’致能信號(hào)RTOE轉(zhuǎn)態(tài)為高電平以確定該無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)回到其初始狀態(tài)，且至此之后，第二狀態(tài)信號(hào)RESET為無(wú)意義。請(qǐng)`注意，重置信號(hào)RST于時(shí)間點(diǎn)T7拉到高電平時(shí)，即使重置狀態(tài)不成立且拉低第二狀態(tài)信號(hào)RESET，重置信號(hào)RST仍維持在高電平，原因是N通道裝置NI仍為不導(dǎo)通，無(wú)法影響重置信號(hào)RST。因此，雖然重置狀態(tài)應(yīng)當(dāng)被維持成立直至回歸邏輯‘0’致能信號(hào)RTOE轉(zhuǎn)態(tài)為高電平，輸入信號(hào)可在時(shí)間點(diǎn)T7后與時(shí)間點(diǎn)Tll前拉低第二狀態(tài)信號(hào)RESET的電平而不產(chǎn)生影響，因此，可維持適當(dāng)?shù)碾娐凡僮?。一旦回歸邏輯‘0’致能信號(hào)RTOE為高電平，P通道裝置Pl不導(dǎo)通，且任何的輸入信號(hào)IN的無(wú)意義轉(zhuǎn)態(tài)在時(shí)間點(diǎn)Tll后都無(wú)作用。非上述無(wú)意義轉(zhuǎn)態(tài)的狀況則可能另外引發(fā)一估算狀態(tài)。請(qǐng)注意，狀態(tài)回歸信號(hào)RTS可能不存在無(wú)意義轉(zhuǎn)態(tài)。然而，某些輸入信號(hào)，可能為非狀態(tài)回歸信號(hào)、且可能具有無(wú)意義轉(zhuǎn)態(tài)。供應(yīng)給回歸邏輯‘0’估算電路301的輸入信號(hào)IN是被選擇來(lái)避免潛在的估算狀態(tài)發(fā)生。圖6為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)600，用以實(shí)現(xiàn)一邏輯或門(mén)，對(duì)M個(gè)回歸邏輯‘0’的輸入信號(hào)Il…頂作邏輯或運(yùn)算，其中，M為大于I的正整數(shù)。在這樣的實(shí)施方式中，輸入信號(hào)Il…IM均是回歸邏輯‘0’信號(hào)。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)600包括回歸邏輯‘0’骨牌電路305。該回歸邏輯‘0’骨牌電路305耦接一回歸邏輯‘0’估算電路601 (用以實(shí)現(xiàn)回歸邏輯‘0’估算電路301)，且耦接一回歸邏輯‘0’重置電路603 (用以實(shí)現(xiàn)回歸邏輯‘0’重置電路303)?；貧w邏輯‘0’估算電路601包括M個(gè)N通道裝置NA…匪，各自以漏極耦接節(jié)點(diǎn)302，且各自以源極耦接參考電位VSS。N通道裝置NA…匪各自具有一柵極，如圖所示對(duì)應(yīng)接收輸入信號(hào)11…頂。類(lèi)似地，回歸邏輯’O重置電路603包括M個(gè)P通道裝置PA…PM，串接于第二重置節(jié)點(diǎn)310以及重置節(jié)點(diǎn)306之間。如圖所示，其中第一個(gè)P通道裝置PA與P通道裝置Pl的漏極耦接在節(jié)點(diǎn)310，至于P通道裝置PA的漏極則耦接下一個(gè)P通道裝置的源極。依照此串接規(guī)則，其中最后一個(gè)P通道裝置PM以其漏極耦接節(jié)點(diǎn)306。P通道裝置PA…PM各自如圖所示以柵極接收輸入信號(hào)11…頂其中之一。雖然圖示中僅繪制多個(gè)N通道裝置NA…匪中的兩個(gè)裝置NA與匪、多個(gè)P通道裝置PA…PM中的兩個(gè)裝置PA與PM、多個(gè)輸入信號(hào)11…頂中的兩個(gè)信號(hào)Il與頂，必須了解的是，任何數(shù)量的所述裝置以及信號(hào)都可能為其實(shí)施方式(例如，供應(yīng)給N通道裝置NB與P通道裝置PB的柵極的輸入信號(hào)12…等)。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)600為雙配置設(shè)計(jì)的一種實(shí)施方式，其中回歸邏輯‘0’重置電路603為回歸邏輯’ O估算電路601的雙配置設(shè)計(jì)。在雙配置設(shè)計(jì)下，供應(yīng)給回歸邏輯‘0’估算電路601與回歸邏輯‘0’重置電路603的信號(hào)都是輸入信號(hào)Il…IM。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)600的操作通常符合圖5所示的時(shí)序圖。在這樣的狀態(tài)下，當(dāng)輸入信號(hào)Il…頂根據(jù)回歸邏輯‘0’操作均為邏輯‘0’，第一狀態(tài)信號(hào)EVAL為低電平且第二狀態(tài)信號(hào)RESET為高電平。當(dāng)輸入信號(hào)Il…IM中任一個(gè)為高電平，估算狀態(tài)成立，且重置狀態(tài)不成立；因此，第一狀態(tài)信號(hào)EVAL為高電平狀態(tài)、且第二狀態(tài)信號(hào)RESET為低電平狀態(tài)。因?yàn)殡娐?01與603為雙配置設(shè)計(jì)，隨著輸入信號(hào)IN的轉(zhuǎn)態(tài)切換，第一狀態(tài)信號(hào)EVAL與第二狀態(tài)信號(hào)RESET會(huì)跟著切換且維持為彼此的反相。隨著輸入信號(hào)IN中任一個(gè)轉(zhuǎn)態(tài)為邏輯‘ I’，預(yù)充輸入輸出信號(hào)PCHG轉(zhuǎn)態(tài)為低電平，輸出信號(hào)OUT在短暫延遲后轉(zhuǎn)態(tài)為高電平，且回歸邏輯‘0’致能信號(hào)RTOE在另一段短暫延遲后轉(zhuǎn)態(tài)為低電平以致能一重置事件。當(dāng)輸入信號(hào)Il…頂各個(gè)根據(jù)回歸邏輯‘0’操作回到邏輯‘0’時(shí)，回歸邏輯‘0’重置電路603引發(fā)該重置事件，令重置信號(hào)RST轉(zhuǎn)態(tài)為高電平，反相重置信號(hào)RSTB轉(zhuǎn)態(tài)為低電平，預(yù)充輸入輸出信號(hào)PCHG拉高為高電平、且輸出信號(hào)OUT如前所述回到低電平。在某些設(shè)計(jì)中，回歸邏輯‘0’重置電路603內(nèi)所串接的P通道裝置的數(shù)量受限為特定數(shù)量，以確保適當(dāng)操作。例如，在某一實(shí)施方式中，允許串接于供電電位VDD與重置節(jié)點(diǎn)306間的P通道裝置的最高數(shù)量為4，輸入信號(hào)的數(shù)量因而被限制為3 (M為3)。為了對(duì)大量的輸入信號(hào)進(jìn)行邏輯或運(yùn) 算，可將多個(gè)無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)600結(jié)合或串迭在一起，通過(guò)大量的邏輯門(mén)對(duì)任何數(shù)量的輸入信號(hào)進(jìn)行邏輯或運(yùn)算，以下詳細(xì)描述。圖7為一簡(jiǎn)化方塊圖，圖解三個(gè)無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)701、703與705所組成的一聯(lián)合邏輯門(mén)設(shè)計(jì)700，用以實(shí)現(xiàn)一邏輯運(yùn)算。聯(lián)合邏輯門(mén)設(shè)計(jì)700如圖所示為狀態(tài)回歸型式，且可應(yīng)用于任何回歸邏輯‘0’或回歸邏輯‘I’應(yīng)用。在一種實(shí)施方式中，六個(gè)輸入信號(hào)Il…16經(jīng)邏輯運(yùn)算后產(chǎn)生一狀態(tài)回歸輸出信號(hào)OUT。輸入信號(hào)Il…13中至少一個(gè)或上至全數(shù)都是狀態(tài)回歸信號(hào)，且輸入信號(hào)14…16中至少一個(gè)或上至全數(shù)都是狀態(tài)回歸信號(hào)。聯(lián)合邏輯門(mén)設(shè)計(jì)700包括兩個(gè)三輸入無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)701以及703、以及另一個(gè)雙輸入狀態(tài)回歸骨牌邏輯門(mén)705。狀態(tài)回歸骨牌邏輯門(mén)701接收輸入信號(hào)IL...13且供應(yīng)一狀態(tài)回歸輸出信號(hào)01 (RTS)，作為狀態(tài)回歸骨牌邏輯門(mén)705的一輸入信號(hào)。同樣地，狀態(tài)回歸骨牌邏輯門(mén)703接收輸入信號(hào)14…16且供應(yīng)一狀態(tài)回歸輸出信號(hào)02 (RTS)，作為狀態(tài)回歸骨牌邏輯門(mén)705的另一個(gè)輸入信號(hào)。狀態(tài)回歸骨牌邏輯門(mén)705在其輸出端供應(yīng)狀態(tài)回歸輸信號(hào)OUT(RTS)。如此一來(lái)，多個(gè)無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)可被結(jié)合或串迭在一起，以應(yīng)付大量的輸入信號(hào)，完成一特定邏輯運(yùn)算。此外，尚有其他設(shè)計(jì)可完成同樣運(yùn)算。例如，以三個(gè)雙輸入邏輯門(mén)實(shí)現(xiàn)第一級(jí)結(jié)構(gòu)，各自接收六個(gè)輸入信號(hào)中的兩個(gè)信號(hào)，且各自產(chǎn)生一個(gè)輸出信號(hào)，以聯(lián)合作為一個(gè)三輸入邏輯門(mén)的輸入信號(hào)。或者，所述技術(shù)也可應(yīng)用來(lái)實(shí)現(xiàn)其他數(shù)量的輸入信號(hào)的邏輯運(yùn)算，上述為數(shù)6個(gè)的輸入信號(hào)僅是說(shuō)明使用。所述聯(lián)合邏輯門(mén)設(shè)計(jì)700內(nèi)的邏輯門(mén)701、703與705分別可根據(jù)不同的邏輯運(yùn)算需求一例如，邏輯與(AND)、邏輯或(0R)、邏輯與非(NAND)、邏輯非或(N0R)、邏輯異或(XOR)…等或任何所述邏輯運(yùn)算的集合一配合適當(dāng)或可用的輸入信號(hào)實(shí)現(xiàn)。例如，關(guān)于信號(hào)A與信號(hào)B的邏輯異或運(yùn)算一XOR(A，B) —的一邏輯異或門(mén)，狀態(tài)回歸輸入信號(hào)A與B以及其反相信號(hào)A’與B’(標(biāo)號(hào)「’」代表為反相信號(hào))需被供應(yīng)。聯(lián)合邏輯門(mén)設(shè)計(jì)700中的邏輯門(mén)701、703與705可執(zhí)行不同的運(yùn)算。雖然圖中僅顯示三個(gè)邏輯門(mén)，必須聲明的是，任何數(shù)量的邏輯門(mén)都可基于本技術(shù)領(lǐng)域者熟知的技術(shù)串聯(lián)、并聯(lián)、或以其他方式結(jié)合在一起。例如，邏輯門(mén)701、703與705各自可依無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯電路600實(shí)現(xiàn)為一邏輯或門(mén)。在這樣的實(shí)施方式中，邏輯門(mén)701設(shè)計(jì)為一邏輯或門(mén)，對(duì)輸入信號(hào)Il…13作邏輯或運(yùn)算，以供應(yīng)輸出信號(hào)01 ;邏輯門(mén)703設(shè)計(jì)為一邏輯或門(mén)，對(duì)輸入信號(hào)14…16做邏輯或運(yùn)算，以供應(yīng)輸出信號(hào)02 ;且邏輯門(mén)705設(shè)計(jì)為一邏輯或門(mén)，對(duì)信號(hào)01與02做邏輯或運(yùn)算，以產(chǎn)生輸出信號(hào)OUT。如此一來(lái)，大量的無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)可被結(jié)合或串迭在一起，應(yīng)付大量的輸入信號(hào)的邏輯運(yùn)算，例如，實(shí)現(xiàn)一邏輯或運(yùn)算。圖8為一方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800，其中根據(jù)本發(fā)明另一種實(shí)施方式實(shí)現(xiàn)混雜的邏輯運(yùn)算。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800包括上述回歸邏輯‘0’骨牌電路305。該回歸邏輯‘0’骨牌電路305耦接一回歸邏輯‘0’估算電路801 (用以實(shí)現(xiàn)該回歸邏輯‘0’估算電路301)以及一回歸邏輯‘0’重置電路803 (用以實(shí)現(xiàn)該回歸邏輯‘0’重置電路303)。回歸邏輯‘0’估算電路801包括三個(gè)N通道裝置NA、NB與NC，各自以漏極耦接節(jié)點(diǎn)302，且各自以源極耦接一中繼節(jié)點(diǎn)802。回歸邏輯‘0’估算電路801還包括兩個(gè)N通道裝置ND與NE，各自以漏極耦接節(jié)點(diǎn)802，且各自以源極耦接參考電位VSS。N通道裝置NA…NE分別以柵極接收五個(gè)輸 入信號(hào)ΙΡ..Ι5。在這個(gè)實(shí)施例中，回歸邏輯‘0’估算電路801執(zhí)行一邏輯運(yùn)算，使OUT= (11112 113) &(14 115)，其中，符號(hào)「|」代表的是邏輯或運(yùn)算，且符號(hào)「&」代表的是邏輯與運(yùn)算。一估算狀態(tài)發(fā)生于輸入信號(hào)Il…13中任一個(gè)為高電平、且輸入信號(hào)14與15中至少有一個(gè)為高電平時(shí)?；貧w邏輯‘0’重置電路803包括兩個(gè)P通道裝置PA與PB，串接于P通道裝置Pl的漏極與重置節(jié)點(diǎn)306之間，且與P通道裝置Pl的漏極耦接于節(jié)點(diǎn)310。特別說(shuō)明的是，P通道裝置PA以源極耦接P通道裝置Pl的漏極，且以漏極耦接P通道裝置PB的源極，且P通道裝置PB以漏極耦接該重置節(jié)點(diǎn)306。輸入信號(hào)14供應(yīng)給P通道裝置PA的柵極使用，且輸入信號(hào)15供應(yīng)給P通道裝置PB的柵極使用。在這個(gè)實(shí)施例中，重置狀態(tài)僅在輸入信號(hào)14與15同為低電平時(shí)發(fā)生。輸入信號(hào)14與15為回歸邏輯‘0’信號(hào)；至于輸入信號(hào)IL...13則可為回歸邏輯‘0’信號(hào)但無(wú)需一定為回歸邏輯‘0’信號(hào)。雖然狀態(tài)回歸信號(hào)為預(yù)期設(shè)定，但在某些設(shè)計(jì)中，結(jié)合非狀態(tài)回歸信號(hào)與狀態(tài)回歸信號(hào)可能是相當(dāng)有用的設(shè)計(jì)。所述非狀態(tài)回歸信號(hào)可能需要符合某些相對(duì)于這些狀態(tài)回歸信號(hào)的時(shí)間條件。例如，在一種實(shí)施方式中，非狀態(tài)回歸信號(hào)可能是對(duì)應(yīng)狀態(tài)回歸信號(hào)而設(shè)定或維持。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800的操作一般符合圖5所示的時(shí)序圖。在這樣的實(shí)施例中，估算狀態(tài)在輸入信號(hào)11…13終至少一個(gè)為高電平且輸入信號(hào)14與15至少一個(gè)為高電平時(shí)成立，所述估算狀態(tài)于時(shí)間點(diǎn)Tl引發(fā)估算事件。參考先前敘述，回應(yīng)所述估算事件，預(yù)充輸入輸出信號(hào)PCHG轉(zhuǎn)態(tài)為低電平，接著，輸出信號(hào)OUT轉(zhuǎn)態(tài)為高電平，再來(lái)，回歸邏輯‘0’致能信號(hào)RTOE轉(zhuǎn)態(tài)為低電平；所述轉(zhuǎn)態(tài)分別間隔一短暫延遲。所述估算狀態(tài)成立的區(qū)間內(nèi)，第一狀態(tài)信號(hào)EVAL維持高電平。重置狀態(tài)僅在輸入信號(hào)14與15均設(shè)定為低電平時(shí)成立。由于輸入信號(hào)14與15中有任一個(gè)為高電平時(shí)該第二狀態(tài)信號(hào)RESET就會(huì)維持在低電平，因此，第二狀態(tài)信號(hào)RESET在第一狀態(tài)信號(hào)EVAL為高電平時(shí)維持在低電平。當(dāng)?shù)谝粻顟B(tài)信號(hào)EVAL在時(shí)間點(diǎn)T5轉(zhuǎn)態(tài)為低電平時(shí)，如果輸入信號(hào)14與15同時(shí)為低電平，第二狀態(tài)信號(hào)RESET才會(huì)轉(zhuǎn)態(tài)為高電平。在時(shí)間點(diǎn)T5，如果輸入信號(hào)14與15都轉(zhuǎn)態(tài)為低電平，則第二狀態(tài)信號(hào)RSET可轉(zhuǎn)態(tài)為高電平，但第二狀態(tài)信號(hào)RESET也有可能維持在低電平更久的時(shí)間。例如，如果輸入信號(hào)Il…13全都轉(zhuǎn)態(tài)為低電平、且輸入信號(hào)14與15任一個(gè)維持為高電平，則第二狀態(tài)信號(hào)RESET在第一狀態(tài)信號(hào)EVAL轉(zhuǎn)態(tài)為低電平時(shí)仍不轉(zhuǎn)態(tài)至高電平。待輸入信號(hào)14與15根據(jù)回 歸邏輯‘0’操作均為低電平(例如，參考圖5時(shí)間點(diǎn)T6)則第二狀態(tài)信號(hào)RESET轉(zhuǎn)態(tài)為高電平且回歸邏輯‘0’重置電路803進(jìn)入其重置狀態(tài)，以引發(fā)重置事件。如先前所敘述內(nèi)容，回應(yīng)所述重置事件，重置信號(hào)RST轉(zhuǎn)態(tài)為高電平，反相重置信號(hào)RSTB轉(zhuǎn)態(tài)為低電平，預(yù)充輸入輸出信號(hào)PCHG轉(zhuǎn)態(tài)回高電平，且輸出信號(hào)OUT轉(zhuǎn)態(tài)回低電平，上述轉(zhuǎn)態(tài)各自間隔一短暫延遲。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800為一非雙配置實(shí)施方式，其中回歸邏輯‘0’重置電路803并非回歸邏輯‘0’估算電路801的雙配置設(shè)計(jì)。在這個(gè)實(shí)施例中，輸入信號(hào)ΙΡ..Ι5中僅有一個(gè)子集合一輸入信號(hào)14與15 —是供應(yīng)給該回歸邏輯‘0’重置電路803。然而，由于估算狀態(tài)僅成立在輸入信號(hào)14與15至少一個(gè)為高電平時(shí)，因此，回歸邏輯‘0’估算電路801為其估算狀態(tài)時(shí)，回歸邏輯‘0’重置電路803必然處于其隔離狀態(tài)，可確保適當(dāng)?shù)牟僮鳌Ｌ貏e是，在所述估算事件開(kāi)始時(shí)，回歸邏輯‘0’重置電路803處于其隔離狀態(tài)，且該回歸邏輯‘0’骨牌電路305轉(zhuǎn)態(tài)為其鎖存狀態(tài)導(dǎo)通P通道裝置Ρ1。重置信號(hào)RST在所述估算條件下不受任何裝置決定電位。當(dāng)輸入信號(hào)14與15根據(jù)回歸邏輯‘0’操作均轉(zhuǎn)態(tài)為低電平，回歸邏輯‘0’估算電路801脫離其估算狀態(tài)、且回歸邏輯‘0’電路803進(jìn)入其重置狀態(tài)引發(fā)一重置事件。所述重置事件使該回歸邏輯‘0’骨牌電路305轉(zhuǎn)態(tài)回其預(yù)置狀態(tài)，使P通道裝置Pl不導(dǎo)通，且接著拉低重置信號(hào)RST的電平，以準(zhǔn)備迎接下一個(gè)估算事件。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800的邏輯運(yùn)算可用于類(lèi)似聯(lián)合邏輯門(mén)設(shè)計(jì)700的聯(lián)合邏輯門(mén)結(jié)構(gòu)。例如，邏輯門(mén)701可由一個(gè)三輸入邏輯或門(mén)實(shí)現(xiàn)，接收輸入信號(hào)IL...13，以供應(yīng)一輸出信號(hào)01。邏輯門(mén)703可由一個(gè)雙輸入邏輯或門(mén)實(shí)現(xiàn)，以接收兩個(gè)輸入信號(hào)14與15以供應(yīng)一輸出信號(hào)02。邏輯門(mén)705可由一個(gè)雙輸入邏輯與門(mén)實(shí)現(xiàn)，以對(duì)信號(hào)01與02作邏輯與運(yùn)算。如此一來(lái)，聯(lián)合結(jié)構(gòu)將實(shí)現(xiàn)邏輯運(yùn)算(11|12|13)&(14|15)。在另一種架構(gòu)中，還可提供第三個(gè)P通道裝置(未顯示在圖中)串接在節(jié)點(diǎn)310與306之間。串接的三個(gè)P通道裝置用于分別接收輸入信號(hào)I1、12與13。所得到的操作是等效的，縱使，相對(duì)于兩個(gè)輸入信號(hào)的狀態(tài)(14與15)，三個(gè)輸入信號(hào)的狀態(tài)(11、12與13)可能會(huì)使回歸邏輯‘0’骨牌電路305由鎖存狀態(tài)轉(zhuǎn)態(tài)回預(yù)置狀態(tài)所耗費(fèi)的時(shí)間略久。圖9為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900，其中實(shí)現(xiàn)一邏輯與門(mén)，對(duì)M個(gè)回歸邏輯‘0’輸入信號(hào)ΙΡ..ΙΜ進(jìn)行邏輯與運(yùn)算。在這樣的邏輯與實(shí)施例中，輸入信號(hào)Il…頂各個(gè)都是回歸邏輯‘0’信號(hào)。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900包括所述回歸邏輯‘0’骨牌電路305，耦接回歸邏輯‘0’估算電路901 (實(shí)現(xiàn)所述回歸邏輯‘0’估算電路301)以及一回歸邏輯‘0’重置電路903 (實(shí)現(xiàn)所述回歸邏輯‘0’估算電路303)?；貧w邏輯‘0’估算電路901包括M個(gè)N通道裝置NA…匪，串接于預(yù)充輸入輸出節(jié)點(diǎn)302以及參考電位VSS之間。如圖所示，N通道裝置NA的漏極耦接節(jié)點(diǎn)302，且其源極耦接串行中下一個(gè)N通道裝置的漏極，并遵循此規(guī)則直至最后一級(jí)N通道裝置匪，并將N通道裝置NM的源極耦接參考電位VSS。如圖所示，N通道裝置NA…匪各自提供柵極接收輸入信號(hào)Il…IM0對(duì)應(yīng)地，回歸邏輯‘0’重置電路903包括M個(gè)P通道裝置PA…PM并聯(lián)于節(jié)點(diǎn)310與重置節(jié)點(diǎn)306之間。特別是，P通道裝置PA…PM的源極耦接節(jié)點(diǎn)310，且漏極耦接重置節(jié)點(diǎn)306。無(wú)時(shí)鐘 回歸邏輯‘0’骨牌邏輯門(mén)900為另一種雙配置設(shè)計(jì)的實(shí)施例。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900的操作一般是符合圖5所公開(kāi)的時(shí)序圖。在這樣的實(shí)施例中，估算狀態(tài)是在所有的輸入信號(hào)Il…頂都為高電平時(shí)成立，此時(shí)，N通道裝置NA…匪全數(shù)導(dǎo)通，一同將預(yù)充輸入輸出端PCHG拉到參考電位VSS。當(dāng)輸入信號(hào)Il…IM中任一個(gè)為低電平時(shí)，重置狀態(tài)成立。這個(gè)實(shí)施方式中，回歸邏輯‘0’估算與重置電路901與903彼此為雙配置設(shè)計(jì)。根據(jù)各種應(yīng)用，所述邏輯門(mén)可設(shè)計(jì)為接收多種數(shù)量的輸入信號(hào)。然而，如先前關(guān)于無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)600的討論，為了確保操作正確度，串接在回歸邏輯‘0’估算電路901內(nèi)的N通道裝置的數(shù)量會(huì)限定在特定數(shù)量?jī)?nèi)。如先前所討論的聯(lián)合邏輯門(mén)設(shè)計(jì)700，無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900可采用串迭技術(shù)，以多重邏輯與門(mén)實(shí)現(xiàn)任何數(shù)量的輸入信號(hào)的邏輯與運(yùn)算。邏輯門(mén)701、703與705各個(gè)可參照無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900實(shí)現(xiàn)為一邏輯與門(mén)。在一種實(shí)施方式中，邏輯門(mén)701設(shè)計(jì)為一邏輯與門(mén)，用以對(duì)輸入信號(hào)ΙΡ..Ι3作邏輯與運(yùn)算，以產(chǎn)生信號(hào)01 ；邏輯門(mén)703設(shè)計(jì)為一邏輯與門(mén)，對(duì)輸入信號(hào)14…16做邏輯與運(yùn)算，以產(chǎn)生信號(hào)02 ;邏輯門(mén)705設(shè)計(jì)為一邏輯與門(mén)，對(duì)信號(hào)01與02作邏輯與運(yùn)算，以產(chǎn)生輸出信號(hào)OUT。如此一來(lái)，多個(gè)無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)可被結(jié)合或串迭在一起，以實(shí)現(xiàn)特定邏輯運(yùn)算一例如，邏輯與運(yùn)算一對(duì)大量輸入信號(hào)的處理。圖10為一方塊圖，圖解另一個(gè)無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1000，用于實(shí)現(xiàn)一邏輯與門(mén)，對(duì)M個(gè)回歸邏輯‘0’輸入信號(hào)IL...IM作邏輯與運(yùn)算，且包括一簡(jiǎn)化的重置電路1003。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1000大致上與無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900類(lèi)似，其中同樣的元件采用同樣的編號(hào)。比較兩電路，回歸邏輯‘0’重置電路903改由一回歸邏輯‘0’重置電路1003實(shí)現(xiàn)。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1000的操作一般來(lái)說(shuō)也符合圖5所公開(kāi)的時(shí)序圖?；貧w邏輯‘0’重置電路1003僅包括一 P通道裝置PA，以源極耦接P通道裝置Pl的漏極于節(jié)點(diǎn)310，且以漏極耦接重置節(jié)點(diǎn)306。輸入信號(hào)IL...頂中任一個(gè)，圖中標(biāo)示為信號(hào)IX，會(huì)供應(yīng)給P通道裝置PA的柵極。與無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900相較，無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1000所執(zhí)行的運(yùn)算是相同的，不過(guò)是設(shè)計(jì)為非雙配置結(jié)構(gòu)。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1000的操作基本上類(lèi)似無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900，不同處在于其重置狀態(tài)僅于輸入信號(hào)IX為低電平時(shí)成立。輸入信號(hào)Il…IM—包括信號(hào)IX—者β轉(zhuǎn)態(tài)為高電平時(shí)，重置狀態(tài)不成立，且估算事件發(fā)生。當(dāng)信號(hào)IX轉(zhuǎn)態(tài)為邏輯‘0’，所述估算狀態(tài)不成立且所述重置狀態(tài)成立，一重置事件被引發(fā)，使該無(wú)時(shí)鐘回歸邏輯‘0’骨牌電路305回到其預(yù)置狀態(tài)。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1000的優(yōu)點(diǎn)在于簡(jiǎn)化的回歸邏輯‘0’重置電路，其中只以一個(gè)P通道裝置實(shí)現(xiàn)；然而，如果信號(hào)IX以較其他輸入信號(hào)慢的方式回歸零電平，則會(huì)有一定的速度損失發(fā)生。無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900的優(yōu)點(diǎn)在可能增快反應(yīng)速度，原因是，估算事件后，重置事件會(huì)在輸入信號(hào)中任一個(gè)轉(zhuǎn)態(tài)為零電平時(shí)立即的速度發(fā)生；然而，會(huì)需要較復(fù)雜的回歸邏輯‘0’重置電路設(shè)計(jì)。如果所述輸入信號(hào)IN之一必定為最快的回歸邏輯‘0’信號(hào)，可將其選擇為信號(hào)IX，以解決無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1000的反應(yīng)速度問(wèn)題。參考圖5的時(shí)序圖，回顧采用回歸邏輯‘0’骨牌電路400的無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)300，其中，所選擇的多個(gè)或所有輸入信號(hào)(視其特定設(shè)計(jì)而定)根據(jù)回歸邏輯‘0’操作為(或轉(zhuǎn)態(tài)至)邏輯‘0’時(shí)，無(wú)時(shí)`鐘回歸邏輯‘0’骨牌邏輯門(mén)300為其初始預(yù)設(shè)狀態(tài)。當(dāng)輸入信號(hào)使估算狀態(tài)成立，重置狀態(tài)為不成立，且一估算事件發(fā)生。在估算狀態(tài)成立的狀態(tài)下，重置狀態(tài)維持為不成立。在供應(yīng)給重置電路的回歸邏輯‘0’輸入信號(hào)恢復(fù)成其預(yù)設(shè)邏輯‘0’狀態(tài)時(shí)，所述估算狀態(tài)轉(zhuǎn)態(tài)為不成立，且其后所述重置狀態(tài)成立。重置最終是根據(jù)回歸邏輯‘0’操作發(fā)生。關(guān)于無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)600，重置事件在輸入信號(hào)IL...頂各個(gè)都轉(zhuǎn)態(tài)為邏輯‘0’時(shí)發(fā)生。關(guān)于無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800，重置事件在輸入信號(hào)Il…15的一子集合一即輸入信號(hào)14與15 —轉(zhuǎn)態(tài)為邏輯‘0’時(shí)發(fā)生。關(guān)于無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900，重置事件在輸入信號(hào)Il…頂其中任一個(gè)轉(zhuǎn)態(tài)為邏輯‘0’時(shí)發(fā)生。關(guān)于無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1000，重置事件于輸入信號(hào)中選定的一個(gè)一即信號(hào)IX—轉(zhuǎn)態(tài)為邏輯‘0’時(shí)發(fā)生。圖11為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1100，根據(jù)無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)200的一種回歸邏輯‘I’實(shí)施方式所實(shí)現(xiàn)。一或多個(gè)輸入信號(hào)與所產(chǎn)生的輸出信號(hào)被設(shè)計(jì)為回歸邏輯‘I’信號(hào)，具有的預(yù)設(shè)邏輯狀態(tài)為邏輯‘I’。電源電位VSRCl設(shè)計(jì)為參考電位VSS，且電源電位VSRC2設(shè)計(jì)為供電電位VDD，與無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)300的設(shè)計(jì)相反。狀態(tài)回歸估算電路201、狀態(tài)回歸骨牌電路205以及狀態(tài)回歸重置電路203被分別以一回歸邏輯‘I’估算電路1101、一回歸邏輯‘I’骨牌電路1105以及一回歸邏輯‘I’重置電路1103實(shí)現(xiàn)，其根據(jù)一狀態(tài)回歸‘I’操作設(shè)計(jì)。請(qǐng)注意，雖然電路1101與1103各自可能因其輸出信號(hào)的操作被視為回歸邏輯‘0’電路，仍是依照其輸入信號(hào)以及回歸邏輯‘I’骨牌邏輯門(mén)1100整體作用將之視為回歸邏輯‘I’電路。前述的預(yù)置輸入出端PSET改由耦接一預(yù)清節(jié)點(diǎn)1102的一預(yù)清輸入輸出端PCLR取代。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1100的輸出在一輸出節(jié)點(diǎn)1108設(shè)定一回歸邏輯‘I’輸出信號(hào)0UT，且在一重置節(jié)點(diǎn)1106產(chǎn)生一重置信號(hào)RST。狀態(tài)回歸致能節(jié)點(diǎn)204由一回歸邏輯‘I’致能節(jié)點(diǎn)1104實(shí)現(xiàn)，耦接N通道裝置NI的柵極，以實(shí)現(xiàn)狀態(tài)回歸致能電路207。N通道裝置NI以源極耦接參考電位VSS且以源極耦接第二重置節(jié)點(diǎn)1110，且回歸邏輯‘I’重置電路1103耦接于重置節(jié)點(diǎn)1110與1106之間。圖12為一示意方塊圖，圖解一回歸邏輯‘I’骨牌電路1200，為回歸邏輯‘I’骨牌電路1105的一種實(shí)施方式?；貧w邏輯‘I’骨牌電路1200為回歸邏輯‘0’骨牌電路300的反相設(shè)計(jì)，其中以參考電位VSS取代電路300中的供電電位VDD，以供電電位VDD取代電路300中的參考電位VSS，以P通道裝置取代電路300中的N通道裝置，以N通道裝置取代電路300中的P通道裝置，且令每一個(gè)節(jié)點(diǎn)的操作狀態(tài)都是電路300內(nèi)對(duì)應(yīng)節(jié)點(diǎn)的反相狀態(tài)(邏輯‘0’狀態(tài)替換成邏輯‘I’狀態(tài)，且邏輯‘I’狀態(tài)替換為邏輯‘0’狀態(tài))。此外，各個(gè)反相器內(nèi)的P通道與N通道裝置與電源電位設(shè)計(jì)都是電路300的反相設(shè)計(jì)；圖中因?yàn)樗鶊?zhí)行的同樣為反相運(yùn)算，所以將之采用相同的符號(hào)表示。預(yù)清節(jié)點(diǎn)1102耦接反相器1201的輸入端，且耦接N通道裝置N2以及N3的漏極。反相器1201的輸出端耦接輸出節(jié)點(diǎn)1108以供應(yīng)回歸邏輯‘I’輸出信號(hào)，且還耦接N通道裝置N3的柵極與反相器1203的輸入端。反相器1203的輸出耦接至節(jié)點(diǎn)1104以供應(yīng)回歸邏輯‘I’致能信號(hào)RT1E，以施加于P通道裝置Pl的柵極。P通道裝置Pl以源極耦接供電電位VDD且以漏極耦接重置節(jié)點(diǎn)1106以供應(yīng)重置信號(hào)RST。重置信號(hào)RST供應(yīng)給反相器1205的輸入端，反相器1205的輸出端供應(yīng)一反相重置信號(hào)RSTB。反相輸出信號(hào)RSTB供應(yīng)給N通道裝置N2的柵極，該N通道裝置N2的源極耦接參考電位VSS。反相器1201與N通道裝置N3 —同組成一半維持電路1202，維持預(yù)清輸入輸出端PCLR電位為低電平直至回歸邏輯‘I’估算電路1101將該預(yù)清輸入輸出端PCLR的電位拉升。P通道裝置P2如圖虛線(xiàn)所示(對(duì)應(yīng)回歸邏輯‘0’骨牌電路300內(nèi)的N通道裝置N2)以其柵極接收反相重置信號(hào)RSTB，且以漏極耦接節(jié)點(diǎn)1106，且以源極耦接供電電位VDD。預(yù)清輸入輸出端PCLR初始預(yù)清為低電平，故反相器1201設(shè)定輸出信號(hào)OUT為高電平，令N通道裝置N3導(dǎo)通。N通道裝置N3因此維持預(yù)清輸入輸出端PCLR為低電平。由于輸出信號(hào)OUT的初始狀態(tài)為高電平，反相器1203會(huì)設(shè)定回歸邏輯‘I’致能信號(hào)RTlE為低電平，令P通道裝置Pl導(dǎo)通，導(dǎo)通的P通道裝置Pl將拉高重置信號(hào)RST。反相器1205因此拉低反相重置信號(hào)RSTB且N通道裝置N2的起始狀態(tài)為不導(dǎo)通。參考圖11與圖12，回應(yīng)一或多個(gè)輸入信號(hào)IN轉(zhuǎn)態(tài)為一或多個(gè)估算狀態(tài)的任一個(gè)時(shí)所發(fā)生的一估算事件，回歸邏輯‘I’估算電路1101拉升預(yù)清輸入輸出端PCLR的電平，致使回歸邏輯‘I’骨牌電路1200轉(zhuǎn)態(tài)為其鎖存狀態(tài)。特別是，反相器1201會(huì)拉低輸出信號(hào)OUT令N通道裝置N3不導(dǎo)通。反相器1203拉升回歸邏輯‘I’致能信號(hào)RTlE的電平，使N通道裝置NI導(dǎo)通，且令P通道裝置Pl不導(dǎo)通。導(dǎo)通的N通道裝置NI會(huì)耦接節(jié)點(diǎn)1110至參考電位VSS。不導(dǎo)通的P通道裝置Pl將不再限制重置信號(hào)RST為高電平。輸入信號(hào)IN的估算狀態(tài)會(huì)導(dǎo)致回歸邏輯‘I’重置電路1103轉(zhuǎn)態(tài)為其隔離狀態(tài)，使節(jié)點(diǎn)1106與1110彼此隔離。如此一來(lái)，重置節(jié)點(diǎn)1106暫時(shí)被隔離，重置信號(hào)RST不再被限制在特定狀態(tài)。然而，由于沒(méi)有其他裝置試圖變化重置信號(hào)RST的狀態(tài)，重置信號(hào)RST維持為高電平。當(dāng)輸入信號(hào)IN處于一估算狀態(tài)，回歸邏輯‘I’重置電路1103維持在其隔離狀態(tài)。當(dāng)供應(yīng)給該回歸邏輯‘I’重置電路1103的輸入信號(hào)IN各個(gè)回復(fù)為其預(yù)設(shè)狀態(tài)，回歸邏輯‘ I’重置電路1103轉(zhuǎn)態(tài)至其重置狀態(tài)，弓丨發(fā)一重置事件，其中，N通道裝置NI以及回歸邏輯‘I’重置電路1103聯(lián)合將重置信號(hào)RST拉到低電平。反相器1205會(huì)隨之將反相重置信號(hào)RSTB拉到高電平以導(dǎo)通N通道裝置N2。導(dǎo)通的N通道裝置N2會(huì)將預(yù)清輸入輸出端PCLR的電位拉低到預(yù)設(shè)值。請(qǐng)注意，當(dāng)供應(yīng)給該回歸邏輯‘I’重置電路1103的每個(gè)輸入信號(hào)IN回歸到預(yù)設(shè)狀態(tài)，這些輸入信號(hào)IN將不再為估算狀態(tài)，因此，回歸邏輯‘I’估算電路1101不再將預(yù)清輸入輸出端PCLR拉在高電平。如此一來(lái)，N通道裝置N2得以再次將預(yù)清輸入輸出端PCLR拉低成預(yù)清狀態(tài)。如果預(yù)清輸入輸出端PCLR轉(zhuǎn)態(tài)為高電平，反相器1201會(huì)設(shè)定輸出信號(hào)OUT再次為高電平，使N通道裝置N3導(dǎo)通，維持預(yù)清輸入輸出端PCLR為低電平。反相器1103會(huì)將回歸邏輯‘I’致能信號(hào)RTlE拉低，以導(dǎo)通P通道裝置P1、且使N通道裝置NI不導(dǎo)通。由于N通道裝置NI不導(dǎo)通，回歸邏輯‘ I’重置電路1103與參考電位VSS隔離，不再將重置信號(hào)RST的電平拉低。此外，P通道裝置Pl的導(dǎo)通會(huì)將重置信號(hào)RST拉升到高電平，反相器1105會(huì)將反相重置信號(hào)RSTB拉到低電平，使N通道裝置N2不導(dǎo)通。雖然N通道裝置N2不導(dǎo)通，半維持電路1202會(huì)維持預(yù)清輸入輸出端PCLR電位為低電平。如此一來(lái)，回歸邏輯‘I’骨牌電路1200重置回其預(yù)置狀態(tài)，以準(zhǔn)備迎接下一次的估算事件。圖13以一時(shí)序圖描述無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1100的操作，其中回歸邏輯‘I’骨牌電路1105所采用的是回歸邏輯‘I’骨牌電路1200的一種實(shí)施方式。圖13的時(shí)序圖根本上與圖5的時(shí)序圖類(lèi)似，除了少數(shù)信號(hào)名稱(chēng)的不同、以及電路信號(hào)的電平調(diào)整(將之反相)。特別說(shuō)明，相較于圖5，圖13以預(yù)清輸入輸出信號(hào)PCLR取代預(yù)充輸入輸出信號(hào)PCHG,以回歸邏輯‘I’輸出信號(hào)OUT(RTl)取代回歸邏輯‘0’輸出信號(hào)OUT(RTO)，且以回歸邏輯‘I’致能信號(hào)RTlE取代回歸邏輯‘0’致能信號(hào)RT0E。圖13的信號(hào)PCLR、OUT(RTl)、RT1E、RST以及RSTB分別為圖5信號(hào)PCHR、OUT (RTO)、RTOE, RST以及RSTB的反相。此外，轉(zhuǎn)態(tài)時(shí)間基本上同樣具有短暫延遲。與圖5相較，圖13也包含第一狀態(tài)信號(hào)EVAL以及第二狀態(tài)信號(hào)RESET的波形，且反應(yīng)類(lèi)似。在這個(gè)實(shí)施例中，第一狀態(tài)信號(hào)EVAL用于標(biāo)示回歸邏輯‘I’估算電路1101的估算狀態(tài)，在估算狀態(tài)成立時(shí)為高電平，且于估算狀態(tài)不成立時(shí)為低電平。第二狀態(tài)信號(hào)RESET用于標(biāo)示回歸邏輯‘I’重置電路1103的重置狀態(tài)，在重置狀態(tài)成立時(shí)為高電平，且于重置狀態(tài)不成立時(shí)為低電平。所述重置狀態(tài)會(huì)引發(fā)一重置事件，僅發(fā)生在一估算事件后該回歸邏輯‘I’致能信號(hào)RTlE為高電平時(shí)。圖13 將所述信號(hào) EVAL、RESET、PCRL, OUT (RTl)、RTIE, RST 以及 RSTB 以時(shí)序圖呈現(xiàn)。各個(gè)信號(hào)間存在的轉(zhuǎn)態(tài)延遲僅是示意用途，并非精確顯示實(shí)際狀況。參考初始時(shí)間點(diǎn)T0，第一狀態(tài)信號(hào)EVAL的初始狀態(tài)為低電平，顯示輸入信號(hào)IN并非在估算狀態(tài)。此外，基于圖5所討論內(nèi)容，第二狀態(tài)信號(hào)RESET于時(shí)間點(diǎn)TO為無(wú)意義。在時(shí)間點(diǎn)T0，信號(hào)PCLR、OUT (RTl)、RT1E、RST 以及 RSTB 分別初始設(shè)定為邏輯 ‘O，、‘ I，、‘O，、‘ I，以及 ‘O’。在接續(xù)的時(shí)間點(diǎn)Tl，輸入信號(hào)IN—同進(jìn)入估算狀態(tài)，致使第一狀態(tài)信號(hào)EVAL轉(zhuǎn)態(tài)為高電平，且第二狀態(tài)信號(hào)RESET轉(zhuǎn)態(tài)為低電平。回應(yīng)第一狀態(tài)信號(hào)EVAL的高電平狀態(tài)，回歸邏輯‘I’估算電路1101在一短暫延遲后的一時(shí)間點(diǎn)T2拉升預(yù)清輸入輸出端PCLR電位，引發(fā)一估算事件。由于第二狀態(tài)信號(hào)RESET為低電平，回歸邏輯‘I’重置電路1103處于其隔離狀態(tài)?；貞?yīng)預(yù)清輸入輸出端PCLR的信號(hào)轉(zhuǎn)態(tài)到高電平的動(dòng)作，反相器1201在一短暫延遲后的接續(xù)時(shí)間點(diǎn)T3將輸出信號(hào)OUT的電平拉低?；貞?yīng)拉低電平的輸出信號(hào)0UT，反相器1203在一短暫延遲后的接續(xù)時(shí)間點(diǎn)T4拉高回歸邏輯‘I’致能信號(hào)RTlE的電平，以導(dǎo)通N通道裝置NI，且令P通道裝置Pl不導(dǎo)通。由于回歸邏輯‘ I’重置電路1103不作用，重置信號(hào)RST不受任何裝置影響且維持在高電平(或者，在有設(shè)計(jì)P通道裝置P2的實(shí)施方式中，由P通道裝置P2維持在高電平)。無(wú)時(shí)鐘回歸邏輯‘I’骨牌電路1200的狀態(tài)于第一狀態(tài)信號(hào)EVAL為高電平時(shí)為持不變。在接續(xù)的時(shí)間點(diǎn)T5，一個(gè)或多個(gè)輸入信號(hào)IN改變狀態(tài)，致使所述估算狀態(tài)不成立，且第一狀態(tài)信號(hào)EVAL相應(yīng)轉(zhuǎn)態(tài)為低電平。如果供應(yīng)給回歸邏輯‘I’重置電路1103的輸入信號(hào)IN各個(gè)都回復(fù)為邏輯‘I’，則第二狀態(tài)信號(hào)RESET如同虛線(xiàn)501所示于時(shí)間點(diǎn)T5轉(zhuǎn)態(tài)為高電平。然而，關(guān)于非雙配置設(shè)計(jì)，第一狀態(tài)信號(hào)EVAL轉(zhuǎn)態(tài)為低電平與第二狀態(tài)信號(hào)RESET轉(zhuǎn)態(tài)為高電平之間存在有一延遲。請(qǐng)注意，由于第一狀態(tài)信號(hào)EVAL為低電平，所述估算狀態(tài)不成立，故回歸邏輯‘I’估算電路1101在時(shí)間點(diǎn)T5后不再拉升預(yù)清輸入輸出端PCLR的電位。預(yù)清輸入輸出端PCLR的電位會(huì)維持在高電平直至N通道裝置N2作用，將其電平拉低。在時(shí)間點(diǎn)T5或接續(xù)的時(shí)間點(diǎn)T6，供應(yīng)給回歸邏輯‘I’重置電路1103的輸入信號(hào)IN轉(zhuǎn)態(tài)為高電平，以開(kāi)始回歸邏輯‘I’重置電路1103的重置狀態(tài)，使第二狀態(tài)信號(hào)RESET轉(zhuǎn)態(tài)為高電平。回歸邏輯‘I’重置電路1103聯(lián)合N通道裝置NI在一短暫延遲后的一時(shí)間點(diǎn)T7將重置信號(hào)RST的電平拉低，以起始一重置事件。反相器1205回應(yīng)上述操作，在一短暫延遲后的一時(shí)間點(diǎn)T8拉升反相重置信號(hào)RSTB的電平。轉(zhuǎn)態(tài)為高電平的反相重置信號(hào)RSTB會(huì)導(dǎo)通N通道裝置N2，在一短暫延遲后的時(shí)間點(diǎn)T9將預(yù)清輸入輸出端PCLR的電平拉低。當(dāng)預(yù)清輸入輸出端PCLR的電平降低，反相器1201在一短暫延遲后的時(shí)間點(diǎn)TlO設(shè)定輸出信號(hào)OUT為高電平。轉(zhuǎn)態(tài)為高電平的輸出信號(hào)OUT會(huì)使N通道裝置N3導(dǎo)通，致使半維持電路1202得以維持預(yù)清輸入輸出端PCLR的電位為低電平直至稍后的估算區(qū)間將其電平拉高。反相器1203在一短暫延遲后的時(shí)間點(diǎn)Tll將回歸邏輯‘I’致能信號(hào)RTlE的電平拉低。低電平狀態(tài)的回歸邏輯‘I’致能信號(hào)RTlE使P通道裝置Pl導(dǎo)通，且使N通道裝置NI不導(dǎo)通。由于N通道裝置NI不導(dǎo)通，回歸邏輯‘I’重置電路1103不再拉低重置信號(hào)RST的電平。導(dǎo)通的P通道裝置Pl在一短暫延遲后的時(shí)間點(diǎn)T12將重置信號(hào)RST拉回高電平。反相器1205在短暫延遲后的時(shí)間點(diǎn)T13拉低反相重置信號(hào)RSTB的電平，使N通道裝置N2不再拉低預(yù)清輸入輸出端PCLR的電平。此時(shí)，半維持電路1202負(fù)責(zé)維持該預(yù)清輸入輸出端PCLR的電平為低電平。在跟隨在時(shí)間點(diǎn)T13之后的時(shí)間點(diǎn)T14，所述信號(hào)回到初始預(yù)設(shè)狀態(tài)。因此，回歸邏輯‘I’估算電路1101以及N通道裝置NI皆處于其預(yù)設(shè)狀態(tài)，回歸邏輯‘I’骨牌電路1105回歸其預(yù)置狀態(tài)，此外，假設(shè)入信號(hào)IN各個(gè)為高電平，回歸邏輯‘I’重置電路1103處于其重置狀態(tài)。總而言之，輸入信號(hào)IN的估算狀態(tài)會(huì)引發(fā)一估算事件，致使輸出信號(hào)OUT轉(zhuǎn)態(tài)為低電平，且致能接續(xù)的重置事件。輸入信號(hào)IN的重置狀態(tài)會(huì)致使回歸邏輯‘I’重置電路1103引發(fā)一重置事件，并使無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1100回歸其初始狀態(tài)，以迎接下一個(gè)估算區(qū)間。如同圖5的討論內(nèi)容，第二狀態(tài)信號(hào)RESET為高電平直至?xí)r間點(diǎn)Tll 一回歸邏輯‘I’致能信號(hào)RTEl轉(zhuǎn)態(tài)為低 電平一以確保無(wú)時(shí)鐘回歸邏輯‘I’邏輯門(mén)回歸其初始狀態(tài)，其后，第二狀態(tài)信號(hào)RESET如圖所示為無(wú)意義。請(qǐng)注意，重置信號(hào)RST在時(shí)間點(diǎn)T7拉至低電平時(shí)，倘若重置狀態(tài)不成立將第二狀態(tài)信號(hào)RESET拉低為低電平，重置信號(hào)RST仍維持在低電平，原因是P通道裝置Pl仍為不導(dǎo)通，無(wú)力影響重置信號(hào)RST。因此，雖然重置狀態(tài)應(yīng)當(dāng)維持成立直至回歸邏輯‘I’致能信號(hào)RTlE轉(zhuǎn)態(tài)為低電平，但若輸入信號(hào)如是動(dòng)作于時(shí)間點(diǎn)T7之后且時(shí)間點(diǎn)Tll之前拉低第二狀態(tài)信號(hào)RESET，仍不會(huì)影響正確的電路操作。一旦回歸邏輯‘I’致能信號(hào)RTlE為低電平，P通道裝置Pl導(dǎo)通，且輸入信號(hào)IN任何無(wú)意義的轉(zhuǎn)態(tài)在時(shí)間點(diǎn)Tll后都不會(huì)影響整體電路狀態(tài)。圖14為一不意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1400,用于實(shí)現(xiàn)一邏輯或運(yùn)算，對(duì)M個(gè)輸入信號(hào)Il…頂作邏輯或運(yùn)算。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1400包括回歸邏輯‘I’骨牌電路1105。電路1105耦接一回歸邏輯‘I’估算電路1401(用來(lái)實(shí)現(xiàn)前述回歸邏輯‘I’估算電路1101)以及一回歸邏輯‘I’重置電路1403(用來(lái)實(shí)現(xiàn)前述回歸邏輯‘I’重置電路1103)?；貧w邏輯‘I’估算電路1401包括M個(gè)P通道裝置PA…PM，各自以漏極耦接節(jié)點(diǎn)1102，且各自以源極耦接供電電位VDD。P通道裝置PA…PM各自提供一柵極，以接收輸入信號(hào)Il…頂其中之一。在類(lèi)似方式中，回歸邏輯‘I’重置電路1403包括M個(gè)N通道裝置NA…NM，串接于節(jié)點(diǎn)1110以及重置節(jié)點(diǎn)1106之間。如圖所示，第一級(jí)的N通道裝置NA以源極耦接N通道裝置NI的漏極上的節(jié)點(diǎn)1110，并以漏極耦接下一級(jí)N通道裝置的源極；依循所述規(guī)則直至最后一級(jí)的N通道裝置匪。最后一級(jí)N通道裝置匪的漏極耦接節(jié)點(diǎn)1106。N通道裝置NA…匪各自提供一柵極，以如圖所示方式接收輸入信號(hào)IL...頂其中之一。盡管圖中只標(biāo)示所述N通道裝置的其中兩個(gè)裝置(NA，NM)、P通道裝置的其中兩個(gè)裝置(PA，PM)、以及僅顯示輸入信號(hào)Il與頂，事實(shí)上，依照所公開(kāi)的規(guī)則，省略繪制的部分可包括任何數(shù)量的所述裝置以及相關(guān)信號(hào)(例如，供應(yīng)給N通道與P通道裝置NB與PB的柵極的輸入信號(hào)12)。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1400為一種雙配置設(shè)計(jì)，其中，回歸邏輯‘I’重置電路1403為回歸邏輯‘I’估算電路1401的雙配置設(shè)計(jì)。此外，在雙配置設(shè)計(jì)中，供應(yīng)給回歸邏輯‘I’估算電路1401與回歸邏輯‘I’重置電路1403的都是相同的輸入信號(hào)Il…頂。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1400的操作通常符合圖13所示的時(shí)序。在這個(gè)實(shí)施例中，當(dāng)輸入信號(hào)Il…頂根據(jù)回歸邏輯‘I’的操作皆處于邏輯‘I’時(shí)，第一狀態(tài)信號(hào)EVAL為低電平，且第二狀態(tài)信號(hào)RESET為高電平。當(dāng)輸入信號(hào)Il…IM中任一個(gè)轉(zhuǎn)態(tài)為低電平時(shí)，估算狀態(tài)成立，且重置狀態(tài)不成立，故第一狀態(tài)信號(hào)EVAL為高電平且第二狀態(tài)信號(hào)RESET為低電平。由于電路14 01與1403為雙配置設(shè)計(jì)，隨著輸入信號(hào)IN的轉(zhuǎn)態(tài)切換，第一狀態(tài)信號(hào)EVAL與第二狀態(tài)信號(hào)RESET的狀態(tài)跟著切換，且維持為對(duì)方的反相?；貞?yīng)輸入信號(hào)IN中任一個(gè)的低電平轉(zhuǎn)態(tài)所引發(fā)的估算事件，預(yù)清輸入輸出端PCLR轉(zhuǎn)態(tài)為高電平，且輸出信號(hào)OUT在短暫延遲后轉(zhuǎn)態(tài)為低電平，且回歸邏輯‘I’致能信號(hào)RTlE在另一段短暫延遲后轉(zhuǎn)態(tài)為高電平以致能一重置事件。當(dāng)輸入信號(hào)Il…頂全數(shù)根據(jù)回歸邏輯‘I’操作轉(zhuǎn)態(tài)回邏輯‘I’，回歸邏輯‘I’重置電路1403引發(fā)一重置事件，令重置信號(hào)RST轉(zhuǎn)態(tài)為低電平，反相重置信號(hào)RSTB轉(zhuǎn)態(tài)為高電平，預(yù)清輸入輸出端PCLR的電平拉回低電平，且輸出信號(hào)OUT如前述內(nèi)容拉升回高電平。在某些設(shè)計(jì)中，串接在回歸邏輯‘I’重置電路1403內(nèi)的N通道裝置的數(shù)量可能需限制在特定量以下，以確保電路正常運(yùn)作。例如，在一種實(shí)施方式中，串接在參考電位VSS與重置節(jié)點(diǎn)1106間的N通道裝置的數(shù)量上限為4，因此，輸入信號(hào)的數(shù)量會(huì)被限制為3(即M為3)。參考圖7，邏輯門(mén)701、703與705分別可由一個(gè)回歸邏輯‘I’邏輯或門(mén)實(shí)現(xiàn)，各邏輯門(mén)采用的是無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1400技術(shù)。這個(gè)實(shí)施例中，邏輯門(mén)701設(shè)計(jì)為一邏輯或門(mén)，對(duì)回歸邏輯‘I’輸入信號(hào)Il…13進(jìn)行邏輯或運(yùn)算，以供應(yīng)回歸邏輯‘I’信號(hào)01。邏輯門(mén)703設(shè)計(jì)為一回歸邏輯‘I’邏輯或門(mén)，對(duì)回歸邏輯‘I’輸入信號(hào)14…16進(jìn)行邏輯或運(yùn)算，以供應(yīng)一回歸邏輯‘I’信號(hào)02。邏輯門(mén)705設(shè)計(jì)為一回歸邏輯‘I’邏輯或門(mén)，對(duì)信號(hào)01與02進(jìn)行邏輯或運(yùn)算，以供應(yīng)為回歸邏輯‘I’信號(hào)的輸出信號(hào)OUT。如此一來(lái)，多個(gè)無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)可被結(jié)合或串迭在一起以對(duì)大量的回歸邏輯‘I’輸入信號(hào)進(jìn)行特定的邏輯運(yùn)算，例如，邏輯或運(yùn)算。圖15為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1500，其中根據(jù)另外一種實(shí)施方式實(shí)現(xiàn)多樣化的邏輯運(yùn)算。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1500包括回歸邏輯‘I’骨牌電路1105。電路1105耦接回歸邏輯‘I’估算電路1501(用以實(shí)現(xiàn)回歸邏輯‘I’估算電路1101)以及一回歸邏輯‘I’重置電路1503(用以實(shí)現(xiàn)回歸邏輯‘I’重置電路1103)。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1500的設(shè)計(jì)基本上雷同無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800，不同之處在于專(zhuān)對(duì)回歸邏輯‘I’操作所作的反相設(shè)計(jì)。說(shuō)明之，相較于邏輯門(mén)800，邏輯門(mén)1500以供電電位VDD取代參考電位VSS，以參考電位VSS取代供電電位VDD，以N通道裝置取代P通道裝置，以P通道裝置取代N通道裝置，令輸入信號(hào)14與15采用回歸邏輯‘ I’操作方式而非回歸邏輯‘0’操作方式，將信號(hào)狀態(tài)反相設(shè)計(jì)，且令輸入信號(hào)IL...13為回歸邏輯‘I’或非回歸邏輯‘I’信號(hào)。前述節(jié)點(diǎn)302、304、306、308以及310分別以類(lèi)似的節(jié)點(diǎn)1102、1104、1106、1108以及1110取代，以類(lèi)似第11…14圖的方式實(shí)現(xiàn)類(lèi)似的運(yùn)算。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1500的操作一般符合圖13所公開(kāi)的時(shí)序圖。無(wú)時(shí)鐘回歸邏輯‘ I’骨牌邏輯門(mén)1500實(shí)行一邏輯運(yùn)算OUT (Cl 11 ^12 I ^13) & Γ 4 Γ 5))，其中，符號(hào)「 代表的是邏輯反相。類(lèi)似無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800，無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1500為非雙配置設(shè)計(jì)的另外一種實(shí)施方式，其中，回歸邏輯‘I’重置電路1503并非回歸邏輯‘I’估算電路1501的雙配置設(shè)計(jì)。輸入信號(hào)Il…15中僅有一子集合一輸入信號(hào)14與15—有供應(yīng)給回歸邏輯‘I’重置電路1503。由于估算狀態(tài)成立時(shí)輸入信號(hào)14與15其中之一必定為低電平，故回歸邏輯‘I’重置電路1503為其隔離狀態(tài)。只要回歸邏輯‘I’估算電路1501為估算狀態(tài)，回歸邏輯‘I’重置電路1503必定處于其隔離狀態(tài)以確保能以類(lèi)似無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)800的前述方式正常操作。此外，無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1500可采用類(lèi)似于聯(lián)合邏輯門(mén)設(shè)計(jì)700的技術(shù)實(shí)現(xiàn)一串迭邏輯門(mén)。在一種實(shí)施方式中，第三N通道裝置(未顯示在圖中)添加于節(jié)點(diǎn)1110與1106之間的串迭裝置內(nèi)，使三個(gè)串迭的N通道裝置接收輸入信號(hào)I1、12與13。上述修正所實(shí)現(xiàn)的是等效的邏輯運(yùn)算，不過(guò)，關(guān)于該回歸邏輯‘I’骨牌電路1105自鎖存狀態(tài)轉(zhuǎn)態(tài)回歸預(yù)置狀態(tài)所耗費(fèi)的時(shí)間，三個(gè)輸入信號(hào)(Ι1...Ι3)的狀況會(huì)較兩個(gè)輸入信號(hào)(14與15)的狀況耗時(shí)。圖16為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600，為一邏輯與門(mén)，對(duì)M個(gè)回歸邏輯‘I’輸入信號(hào)IL...頂進(jìn)行邏輯與運(yùn)算。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600包括一回歸邏輯‘I’骨牌電路1105。電路1105耦接一回歸邏輯‘I’估算電路1601(用于實(shí)現(xiàn)前述回歸邏輯‘I’估算電路1101)以及一回歸邏輯‘I’重置電路1603(用于實(shí)現(xiàn)前述回歸邏輯‘I’重置電路1103)。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600的設(shè)計(jì)基本上類(lèi)似無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)900，不同之處在于骨牌邏輯門(mén)1600是根據(jù)回歸邏輯‘I’操作所作出的變形。要說(shuō)明的是，與骨牌邏輯門(mén)900相較，骨牌邏輯門(mén)1600以供電電位VDD取代參考電位VSS，且以參考電位VSS取代供電電位VDD，以N通道裝置取代P通道裝置，以P通道裝置取代N通道裝置，令輸入信號(hào)IL...15采回歸邏輯‘I’設(shè)計(jì)而非回歸邏輯‘0’設(shè)計(jì)，令輸出信號(hào)OUT為回歸邏輯‘I’設(shè)計(jì)而非回歸邏輯‘0’設(shè)計(jì)，且令信號(hào)狀態(tài)為反相設(shè)計(jì)。節(jié)點(diǎn)302、304、306、308以及310會(huì)分別由類(lèi)似的節(jié)點(diǎn)1102、1104、1106、1108與1110取代，以實(shí)現(xiàn)于第1L...14圖所討論的同等運(yùn)算。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600為雙配置設(shè)計(jì)的另外一種實(shí)施方式。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600的操作 一般符合圖13所示時(shí)序圖。在這個(gè)實(shí)施例中，估算狀態(tài)僅在輸入信號(hào)11…頂全數(shù)設(shè)定為低電平成立，使P通道裝置PA…PM全數(shù)導(dǎo)通，合力將預(yù)清輸入輸出端PCLR的電平拉到供電電位VDD。重置狀態(tài)會(huì)在輸入信號(hào)Il…IM中任一個(gè)為高電平時(shí)成立。在這樣的實(shí)施方式中，回歸邏輯‘I’估算以及重置電路1601與1603彼此為雙配置設(shè)計(jì)。根據(jù)各種需求，所設(shè)計(jì)的電路可接受所需數(shù)量的輸入信號(hào)。參考無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1400先前的討論，類(lèi)似地，串接在回歸邏輯‘I’估算電路1601內(nèi)的P通道裝置的數(shù)量可能需要限定在特定數(shù)量?jī)?nèi)，以確保電路正常操作。參閱圖7，邏輯門(mén)701、703與705各自可以采用無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600技術(shù)的一回歸邏輯‘I’邏輯與門(mén)實(shí)現(xiàn)。如此一來(lái)，可將數(shù)個(gè)無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)結(jié)合或串迭在一起，以對(duì)大量的輸入信號(hào)進(jìn)行特定的邏輯運(yùn)算一例如邏輯與運(yùn)算。圖17為一示意方塊圖，圖解一無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1700，為一邏輯與門(mén)，對(duì)M個(gè)輸入信號(hào)IL...IM進(jìn)行邏輯與運(yùn)算，其中采用簡(jiǎn)化的重置電路1703。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1700基本上類(lèi)似無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600，其中，同樣的元件采用同樣的編號(hào)，而回歸邏輯‘I’重置電路1603改由回歸邏輯‘I’重置電路1703取代。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯 門(mén)1700 —般符合圖13所示時(shí)序圖。回歸邏輯‘I’重置電路1703僅具有一個(gè)N通道裝置NA，以源極耦接N通道裝置NI的漏極于節(jié)點(diǎn)1110，且以漏極耦接重置節(jié)點(diǎn)1106。輸入信號(hào)Il…頂其中任一個(gè)一通常標(biāo)示為IX—將供應(yīng)給N通道裝置NA的柵極。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1700的運(yùn)算與無(wú)時(shí)鐘回歸邏輯‘0’骨牌邏輯門(mén)1600等效，不同之處在于骨牌邏輯門(mén)1700為一非雙配置設(shè)計(jì)實(shí)施方式。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1700的操作基本上類(lèi)似無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600，不同處在于重置狀態(tài)僅在輸入信號(hào)IX為高電平才成立。當(dāng)輸入信號(hào)Il…頂一包括輸入信號(hào)IX—各個(gè)都轉(zhuǎn)態(tài)為低電平，重置狀態(tài)不成立，且估算事件發(fā)生。當(dāng)輸入信號(hào)IX轉(zhuǎn)態(tài)為邏輯‘0’，估算狀態(tài)不成立，且重置狀態(tài)成立，引發(fā)一重置事件使無(wú)時(shí)鐘回歸邏輯‘I’骨牌電路1105回歸其預(yù)置狀態(tài)。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1700的優(yōu)勢(shì)在于其回歸邏輯‘I’重置電路較簡(jiǎn)化，僅有一個(gè)N通道裝置包含于其中，然而，如果輸入信號(hào)IX轉(zhuǎn)態(tài)回邏輯‘ I ’的速度較其他輸入信號(hào)慢，則會(huì)有反應(yīng)速度問(wèn)題。無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600的優(yōu)點(diǎn)在于可能有較快的反應(yīng)速度，原因是估算事件后，一旦輸入信號(hào)中有任一個(gè)轉(zhuǎn)態(tài)為邏輯‘1’，即會(huì)引發(fā)重置事件，代價(jià)是回歸邏輯‘I’重置電路的設(shè)計(jì)會(huì)較復(fù)雜。骨牌邏輯門(mén)1700的速度問(wèn)題可由以下方式避免:令輸入信號(hào)IN中，可最快速轉(zhuǎn)態(tài)為邏輯‘I’的輸入信號(hào)為所述輸入信號(hào)IX。回顧無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1100，令其中采用依照?qǐng)D13時(shí)序圖操作的回歸邏輯‘I’骨牌電路1200，無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1100在輸入信號(hào)根據(jù)回歸邏輯‘I’操作處于(或轉(zhuǎn)態(tài)到)邏輯‘I’時(shí)處于(或轉(zhuǎn)態(tài)到)初始預(yù)設(shè)狀態(tài)。當(dāng)輸入信號(hào)使估算狀態(tài)成立，重置狀態(tài)不成立且一估算事件被引發(fā)。估算狀態(tài)成立時(shí)，重置狀態(tài)維持不成立。估算狀態(tài)成立后，如果供應(yīng)給重置電路的輸入信號(hào)轉(zhuǎn)態(tài)回其預(yù)設(shè)邏輯‘I’狀態(tài)時(shí)，重置狀態(tài)成立。重置最終根據(jù)回歸邏輯‘I’操作發(fā)生。以無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1400為例，重置事件發(fā)生于各個(gè)輸入信號(hào)Il…頂均轉(zhuǎn)態(tài)回邏輯‘I’時(shí)。以無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1500為例，重置事件發(fā)生于輸入信號(hào)ΙΡ..Ι5的一子集合一輸入信號(hào)14與15 —轉(zhuǎn)態(tài)為邏輯‘I’時(shí)。以無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1600為例，重置事件發(fā)生于輸入信號(hào)Il…頂中任一個(gè)轉(zhuǎn)態(tài)回邏輯‘I’時(shí)。以無(wú)時(shí)鐘回歸邏輯‘I’骨牌邏輯門(mén)1700為例，重置事件發(fā)生于輸入信號(hào)中選定的該個(gè)信號(hào)一稱(chēng)之為輸入信號(hào)IX-轉(zhuǎn)態(tài)為邏輯‘I’時(shí)。
雖然以上盡力詳述本發(fā)明數(shù)種優(yōu)選實(shí)施方式，仍可能有其他實(shí)施方式或變形存在。例如，上述電路可以任何包括邏輯裝置或電路之類(lèi)的其他合適方案實(shí)現(xiàn)。所介紹的邏輯電路的任何數(shù)量的運(yùn)算可由軟件或固件或集成裝置內(nèi)類(lèi)似技術(shù)實(shí)現(xiàn)。所述電路可包括反相裝置，以實(shí)行正相或反相邏輯或其他可將信號(hào)反轉(zhuǎn)的技術(shù)。所公開(kāi)的技術(shù)采用的電路運(yùn)算可為數(shù)字、二進(jìn)位字節(jié)或字元，本領(lǐng)域技術(shù)人員熟知，關(guān)于任何位數(shù)量的數(shù)字或二進(jìn)位電路應(yīng)用。本領(lǐng)域技術(shù)人員或許會(huì)以上述內(nèi)容所公開(kāi)的概念與實(shí)施例為基礎(chǔ)，設(shè)計(jì)或調(diào)適其余結(jié)構(gòu)，在不違背本發(fā)明精神的前提下，根據(jù)以下請(qǐng)求項(xiàng)所定義的范圍，實(shí)現(xiàn)與本發(fā)明相同的作用。
權(quán)利要求
1.一種無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，回應(yīng)多個(gè)輸入邏輯信號(hào)，上述輸入邏輯信號(hào)各個(gè)切換于一第一與一第二邏輯狀態(tài)，且上述無(wú)時(shí)鐘狀態(tài)回歸邏輯門(mén)包括: 一骨牌電路，包括: 多個(gè)節(jié)點(diǎn)，切換于上述第一與第二邏輯狀態(tài)，上述節(jié)點(diǎn)包括一預(yù)置節(jié)點(diǎn)、一輸出節(jié)點(diǎn)、一致能節(jié)點(diǎn)以及一第一重置節(jié)點(diǎn)； 一第一反相器，具有一輸入端耦接該預(yù)置節(jié)點(diǎn)，且具有一輸出端耦接該輸出節(jié)點(diǎn)； 一第一傳導(dǎo)形式的一第一裝置，具有一控制端耦接該輸出節(jié)點(diǎn)，具有一第一電流端耦接與該第一邏輯狀態(tài)有關(guān)的一第一電源電位節(jié)點(diǎn)，并且具有一第二電流端耦接該預(yù)置節(jié)占.一第二反相器，具有一輸入端耦接該輸出節(jié)點(diǎn)，且具有一輸出端耦接該致能節(jié)點(diǎn)； 一第二傳導(dǎo)形式的一第一裝置，具有一第一電流端耦接有關(guān)于該第二邏輯狀態(tài)的一第二電源電位節(jié)點(diǎn)，具有一控制端耦接該致能節(jié)點(diǎn)，且具有一第二電流端耦接該第一重置節(jié)占.一第三反相器，具有一輸入端耦接該第一重置節(jié)點(diǎn)，且具有一輸出端；以及該第一傳導(dǎo)形式的一第二裝置，具有一第一電流端耦接該第一電源電位節(jié)點(diǎn)，具有一控制端耦接該第三反相器的該輸出端，且具有一第二電流端耦接該預(yù)置節(jié)點(diǎn)；以及 耦接該預(yù)置節(jié)點(diǎn)、該重置節(jié)點(diǎn)以及該致能節(jié)點(diǎn)的一輸入電路，設(shè)計(jì)來(lái)回應(yīng)上述多個(gè)輸入邏輯信號(hào)，其中，當(dāng)上述多個(gè)輸入邏輯信號(hào)為至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)，該輸入電路轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第二邏輯狀態(tài)，當(dāng)上述多個(gè)輸入邏輯信號(hào)轉(zhuǎn)態(tài)離開(kāi)上述至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)，該輸入電路暫時(shí)轉(zhuǎn)態(tài)該第一重置節(jié)點(diǎn)至該第一邏輯狀態(tài)。
2.如權(quán)利 要求1所述的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，其中該輸入電路包括: 一估算電路，設(shè)計(jì)來(lái)回應(yīng)上述多個(gè)輸入邏輯信號(hào)，其中，當(dāng)上述多個(gè)輸入邏輯信號(hào)為上述至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，該估算電路轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)為該第二邏輯狀態(tài)； 一致能電路，在該致能節(jié)點(diǎn)為該第二邏輯狀態(tài)時(shí)轉(zhuǎn)態(tài)一第二重置節(jié)點(diǎn)為該第一邏輯狀態(tài)；以及 一重置電路，設(shè)計(jì)來(lái)回應(yīng)上述多個(gè)輸入邏輯信號(hào)內(nèi)的至少一個(gè)輸入邏輯信號(hào)，其中，當(dāng)上述多個(gè)輸入邏輯信號(hào)不為上述至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，該重置電路耦接該第一重置節(jié)點(diǎn)至該第二重置節(jié)點(diǎn)。
3.如權(quán)利要求2所述的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，其中上述多個(gè)輸入信號(hào)中至少一個(gè)包括一狀態(tài)回歸信號(hào)，供應(yīng)給該估算電路以及該重置電路的一狀態(tài)回歸信號(hào)。
4.如權(quán)利要求1所述的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，還包括該第二傳導(dǎo)形式的一第二裝置，具有一控制端耦接該第三反相器的該輸出端，具有一第一電流端耦接該第一重置節(jié)點(diǎn)，且具有一第二電流端耦接該第二電源電位節(jié)點(diǎn)。
5.如權(quán)利要求1所述的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，其中該第一電源電位節(jié)點(diǎn)具有一正值電源電位，該第二電源電位節(jié)點(diǎn)具有一參考電位，該第一傳導(dǎo)形式包括半導(dǎo)體P形式，且該第二傳導(dǎo)形式包括半導(dǎo)體N形式。
6.如權(quán)利要求1所述的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，其中該第一電源電位節(jié)點(diǎn)具有一參考電位，該第二電源電位節(jié)點(diǎn)具有一正值電源電位，該第一傳導(dǎo)形式包括半導(dǎo)體N形式，且該第二傳導(dǎo)形式包括半導(dǎo)體P形式。
7.如權(quán)利要求1所述的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，其中上述第一與第二電源電位節(jié)點(diǎn)分別具有一正值電源電位以及一參考電位，上述多個(gè)輸入邏輯信號(hào)中至少一個(gè)包括一回歸邏輯‘0’信號(hào)，其中: 該預(yù)置節(jié)點(diǎn)包括一預(yù)充節(jié)點(diǎn)； 該第一傳導(dǎo)形式的該第一裝置包括一第一 P通道裝置，具有一柵極耦接該輸出節(jié)點(diǎn)，具有一源極接收上述正值電源電位，且具有一漏極耦接該預(yù)充節(jié)點(diǎn)； 該第二傳導(dǎo)形式的該第一裝置包括一第一 N通道裝置，具有一源極接收該參考電位，具有一柵極耦接該致能節(jié)點(diǎn)，且具有一漏極耦接該重置節(jié)點(diǎn)；且 該第一傳導(dǎo)形式的該第二裝置包括一第二 P通道裝置，具有一源極接收該正值電源電位，具有一柵極耦接該第三反相器的該輸出節(jié)點(diǎn)，且具有一漏極耦接該預(yù)充節(jié)點(diǎn)。
8.如權(quán)利要求1所述的無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，其中該第一以及該第二電源電位節(jié)點(diǎn)分別包括一參考電位以及一正值電源電位，其中上述多個(gè)輸入邏輯信號(hào)內(nèi)至少一個(gè)包括一回歸邏輯‘I’信號(hào)，其中: 該預(yù)置節(jié)點(diǎn)包括一預(yù)清節(jié)點(diǎn)； 該第一傳導(dǎo)形式的該第一裝置包括一第一 N通道裝置，具有一柵極耦接該輸出節(jié)點(diǎn)，具有一源極接收該參考 電位，且具有一漏極耦接該預(yù)清節(jié)點(diǎn)； 該第二傳導(dǎo)形式的該第一裝置包括一第一 P通道裝置，具有一源極接收該正值電源電位，具有一柵極耦接該致能節(jié)點(diǎn)，且具有一漏極耦接該重置節(jié)點(diǎn)；且 該第一傳導(dǎo)形式的該第二裝置包括一第二 N通道裝置，具有一源極接收該參考電位，具有一柵極耦接該第三反相器的該輸出端，且具有一漏極耦接該預(yù)清節(jié)點(diǎn)。
9.一種集成電路，包括: 一第一電路，供應(yīng)至少一個(gè)狀態(tài)回歸信號(hào)，其中上述至少一個(gè)狀態(tài)回歸信號(hào)各個(gè)切換于一第一狀態(tài)以及一第二狀態(tài)，該第一電路于上述狀態(tài)回歸信號(hào)設(shè)定為上述第一狀態(tài)后根據(jù)狀態(tài)回歸操作將之設(shè)定回上述第二狀態(tài)； 多個(gè)節(jié)點(diǎn)，切換于上述第一以及第二邏輯狀態(tài)，上述多個(gè)節(jié)點(diǎn)包括一預(yù)置節(jié)點(diǎn)、一輸出節(jié)點(diǎn)、一致能節(jié)點(diǎn)、一重置節(jié)點(diǎn)以及多個(gè)輸入節(jié)點(diǎn)，上述多個(gè)輸入節(jié)點(diǎn)中至少有一個(gè)接收上述至少一個(gè)狀態(tài)回歸信號(hào)之一； 一第一反相器，具有一輸入端耦接該預(yù)置節(jié)點(diǎn)，且具有一輸出端耦接該輸出節(jié)點(diǎn)； 一第一傳導(dǎo)狀態(tài)的一第一裝置，具有一控制端耦接該輸出節(jié)點(diǎn)，具有一第一電流端接收相關(guān)于上述第一邏輯狀態(tài)的一第一電源電位，且具有一第二電流端耦接該預(yù)置節(jié)點(diǎn)； 一第二反相器，具有一輸入端耦接該輸出節(jié)點(diǎn)且具有一輸出端耦接該致能節(jié)點(diǎn)； 一第二傳導(dǎo)形式的一第一裝置，具有一第一電流端接收關(guān)于上述第二邏輯狀態(tài)的一第二電源電位，具有一控制端耦接該致能節(jié)點(diǎn)，且具有一第二電流端耦接該重置節(jié)點(diǎn)； 一第三反相器，具有一輸入端耦接該重置節(jié)點(diǎn)，且具有一輸出端； 一第一傳導(dǎo)形式的一第二裝置，具有一第一電流端接收該第一電源電位，具有一控制端耦接該第三反相器的該輸出端，且具有一第二電流端耦接該預(yù)置節(jié)點(diǎn)；以及 一輸入電路，耦接該預(yù)置節(jié)點(diǎn)、該重置節(jié)點(diǎn)、該致能節(jié)點(diǎn)以及上述多個(gè)輸入節(jié)點(diǎn)，其中，當(dāng)上述多個(gè)輸入節(jié)點(diǎn)為至少一個(gè)估算狀態(tài)的任一個(gè)時(shí)，該輸入電路轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第二邏輯狀態(tài)，當(dāng)上述多個(gè)輸入節(jié)點(diǎn)轉(zhuǎn)態(tài)不為上述至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，該輸入電路暫時(shí)轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)至該第一邏輯狀態(tài)。
10.如權(quán)利要求9所述的集成電路，還包括該第二傳導(dǎo)形式的一第二裝置，具有一控制端耦接該第三反相器的該輸出端，具有一第一電流端耦接該重置節(jié)點(diǎn)，且具有一第二電流端接收該第二電源電位。
11.如權(quán)利要求9所述的集成電路,其中該第一電源電位包括一正值電源電位,該第二電源電位包括一參考電位，該第一傳導(dǎo)形式包括半導(dǎo)體P型技術(shù)，且該第二傳導(dǎo)形式包括半導(dǎo)體N型技術(shù)。
12.如權(quán)利要求9所述的集成電路,其中該第一電源電位包括一參考電位,該第二電源電位包括一正值電源電位，該第一傳導(dǎo)形式包括半導(dǎo)體N型技術(shù)，且該第二傳導(dǎo)形式包括半導(dǎo)體P型技術(shù)。
13.如權(quán)利要求9所述的集成電路，其中上述第一以及第二電源電位分別包括一正值電源電位以及一參考電位，且其中: 該預(yù)置節(jié)點(diǎn)包括一預(yù)充節(jié)點(diǎn)； 該第一傳導(dǎo)形式的該第一裝置包括一第一 P通道裝置，具有一柵極耦接該輸出節(jié)點(diǎn)，具有一源極耦接該正值電源電位，且具有一漏極耦接該預(yù)充節(jié)點(diǎn)； 該第二傳導(dǎo)形式的該第一裝置包括一第一 N通道裝置，具有一源極接收該參考電位，具有一柵極耦接該致能節(jié)點(diǎn)，且具有一漏極耦接該重置節(jié)點(diǎn)；且 該第一傳導(dǎo)形式的該第二裝置包括一第二 P通道裝置，具有一源極接收該正值電源電位，具有一柵極耦接該第三反相器的該輸出端，且具有一漏極耦接該預(yù)充節(jié)點(diǎn)。
14.如權(quán)利要求9所述的集成電路，其中該第一以及該第二電源電位分別包括一參考電位以及一正值電源電位，且其中: 該預(yù)置節(jié)點(diǎn)包括一預(yù)清節(jié)點(diǎn)； 該第一傳導(dǎo)形式的該第一裝置包括一第一 N通道裝置，具有一柵極耦接該輸出節(jié)點(diǎn)，具有一源極接收該參考電位，且具有一漏極耦接該預(yù)清節(jié)點(diǎn)； 該第二傳導(dǎo)形式的該第一裝置包括一第一 P通道裝置，具有一源極接收該正值電源電位，具有一柵極耦接該致能節(jié)點(diǎn)，且具有一漏極耦接該重置節(jié)點(diǎn)；且 該第一傳導(dǎo)形式的該第二裝置包括一第二 N通道裝置，具有一源極接收該參考電位，具有一柵極耦接該第三反相器的該輸出端，且具有一漏極耦接該預(yù)清節(jié)點(diǎn)。
15.一種估算多個(gè)邏輯信號(hào)的方法，其中，上述多個(gè)邏輯信號(hào)包括至少一個(gè)狀態(tài)回歸輸入信號(hào)，包括: 設(shè)定一預(yù)置節(jié)點(diǎn)至一第一邏輯狀態(tài)，該第一邏輯為一第二邏輯狀態(tài)的反相； 反相該預(yù)置節(jié)點(diǎn)以定義一輸出節(jié)點(diǎn)的邏輯狀態(tài)； 反相該輸出節(jié)點(diǎn)以定義一致能節(jié)點(diǎn)的邏輯狀態(tài)； 在該致能節(jié)點(diǎn)為該第一邏輯狀態(tài)時(shí)轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)至該第二邏輯狀態(tài)； 反相該重置節(jié)點(diǎn)以決定一反相重置節(jié)點(diǎn)的邏輯狀態(tài)； 在該反相重置節(jié)點(diǎn)為該第二邏輯狀態(tài)時(shí)，轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第一邏輯狀態(tài)； 僅于上述多個(gè)輸入信號(hào)為至少一個(gè)估算狀態(tài)中任一個(gè)時(shí)，強(qiáng)制該預(yù)置節(jié)點(diǎn)為該第二邏輯狀態(tài)，上述多個(gè)輸入信號(hào)包括至少一個(gè)狀態(tài)回歸輸入信號(hào)，上述狀態(tài)回歸邏輯信號(hào)在轉(zhuǎn)態(tài)為第一邏輯狀態(tài)后回歸第二邏輯狀態(tài)；在該致能節(jié)點(diǎn)為該第二邏輯狀態(tài)且上述多個(gè)輸入信號(hào)根據(jù)狀態(tài)回歸操作脫離一估算狀態(tài)時(shí)，強(qiáng)制該重置節(jié)點(diǎn)為該第一邏輯狀態(tài)；以及 在該重置節(jié)點(diǎn)強(qiáng)制為該第一邏輯狀態(tài)時(shí)，該反相重置節(jié)點(diǎn)轉(zhuǎn)態(tài)為該第二邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)回該第一邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該輸出節(jié)點(diǎn)回該第二邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該致能節(jié)點(diǎn)回該第一邏輯狀態(tài)，接著轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)回該第二邏輯狀態(tài)，接著，轉(zhuǎn)態(tài)該反相重置節(jié)點(diǎn)回該第一邏輯狀態(tài)。
16.如權(quán)利要求15所述的方法，其中，上述強(qiáng)制該預(yù)置節(jié)點(diǎn)至該第二邏輯狀態(tài)的步驟包括將至少一個(gè)狀態(tài)回歸輸入信號(hào)內(nèi)的至少一個(gè)轉(zhuǎn)態(tài)至該第一邏輯狀態(tài)，且上述強(qiáng)制該重置節(jié)點(diǎn)至該第一邏輯狀態(tài)的步驟包括將上述至少一個(gè)狀態(tài)回歸輸入信號(hào)內(nèi)至少一個(gè)轉(zhuǎn)態(tài)回該第二邏輯狀態(tài)。
17.如權(quán)利要求15所述的方法， 還包括使用一半維持電路維持該重置節(jié)點(diǎn)為該第一邏輯狀態(tài)。
18.如權(quán)利要求15所述的方法，還包括使用一半維持電路維持該重置節(jié)點(diǎn)為該第二邏輯狀態(tài)。
19.如權(quán)利要求15所述的方法，其中，上述設(shè)置該預(yù)置節(jié)點(diǎn)至該第一邏輯狀態(tài)的步驟包括預(yù)充一預(yù)充節(jié)點(diǎn)上至邏輯‘I’，上述轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)至該第二邏輯狀態(tài)的步驟包括轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)使之降至邏輯‘O’，上述轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第一邏輯狀態(tài)的步驟包括轉(zhuǎn)態(tài)該預(yù)充節(jié)點(diǎn)上至邏輯‘I’，上述強(qiáng)制該預(yù)置節(jié)點(diǎn)至該第二邏輯狀態(tài)的步驟包括強(qiáng)制該預(yù)充節(jié)點(diǎn)降至邏輯‘O’，且上述強(qiáng)制該重置節(jié)點(diǎn)至該第一邏輯狀態(tài)的步驟包括強(qiáng)制該重置節(jié)點(diǎn)上至邏輯‘I’。
20.如權(quán)利要求15所述的方法，其中上述設(shè)定該預(yù)置節(jié)點(diǎn)至第一邏輯狀態(tài)的步驟包括設(shè)定一預(yù)清節(jié)點(diǎn)降至邏輯‘0’，上述轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)至該第二邏輯狀態(tài)的步驟包括轉(zhuǎn)態(tài)該重置節(jié)點(diǎn)上至邏輯‘I’，上述轉(zhuǎn)態(tài)該預(yù)置節(jié)點(diǎn)至該第一邏輯狀態(tài)的步驟包括轉(zhuǎn)態(tài)該預(yù)清節(jié)點(diǎn)降至邏輯‘0’，上述強(qiáng)制該預(yù)置節(jié)點(diǎn)至該第二邏輯狀態(tài)的步驟包括強(qiáng)制該預(yù)清節(jié)點(diǎn)上至邏輯‘I’，且上述強(qiáng)制該重置節(jié)點(diǎn)為第一邏輯狀態(tài)的步驟包括強(qiáng)制該重置節(jié)點(diǎn)降至邏輯‘O，。
全文摘要
一種無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)及相關(guān)的集成電路與估算方法。該無(wú)時(shí)鐘狀態(tài)回歸骨牌邏輯門(mén)，回應(yīng)包括至少一個(gè)狀態(tài)回歸節(jié)點(diǎn)的多個(gè)輸入節(jié)點(diǎn)。一骨牌電路預(yù)置一預(yù)置節(jié)點(diǎn)至一第一狀態(tài)。當(dāng)該預(yù)置節(jié)點(diǎn)被拉到一第二狀態(tài)，該骨牌電路切換到一鎖存狀態(tài)且切換一輸出節(jié)點(diǎn)的狀態(tài)。當(dāng)一重置節(jié)點(diǎn)被拉到該第一狀態(tài)，該骨牌電路重置回該預(yù)置狀態(tài)且切換該輸出節(jié)點(diǎn)回其預(yù)設(shè)值。一估算電路于上述輸入節(jié)點(diǎn)為一估算狀態(tài)時(shí)將該預(yù)置節(jié)點(diǎn)拉到該第二狀態(tài)。一致能電路于該骨牌電路處于該鎖存狀態(tài)時(shí)致能一重置條件。一估算事件后，如果該重置條件成立且上述輸入節(jié)點(diǎn)不再是該估算狀態(tài)，該重置電路將該重置節(jié)點(diǎn)拉到該第一狀態(tài)。
文檔編號(hào)H03K19/094GK103152031SQ20131003444
公開(kāi)日2013年6月12日 申請(qǐng)日期2011年7月20日 優(yōu)先權(quán)日2010年7月20日
發(fā)明者丹尼爾.F.懷格勒 申請(qǐng)人:威盛電子股份有限公司