專利名稱：一種觸發(fā)點快速定位裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)據(jù)采集系統(tǒng)技術(shù)領(lǐng)域，更為具體地講，涉及多路并行數(shù)據(jù)流的數(shù)據(jù)采集系統(tǒng)中一種觸發(fā)點快速定位裝置，以使顯示波形穩(wěn)定。
背景技術(shù)：
高速數(shù)據(jù)采集系統(tǒng)特別是高速數(shù)字示波器，其核心是高速模數(shù)轉(zhuǎn)換器(ADC)。隨著電子技術(shù)的不斷發(fā)展，高速ADC的采樣率已經(jīng)達到了 GHz甚至數(shù)十GHz，但是采樣后的數(shù)據(jù)接收和處理系統(tǒng)的速度卻遠遠達不到如此高的速度，如FPGA實時處理速度一般最大至600MHz。因此現(xiàn)在的所有高速ADC的采樣數(shù)據(jù)都是通過降速、以多路低速數(shù)據(jù)流的方式并行輸出的，即一個數(shù)據(jù)同步時鐘對應(yīng)多路并行數(shù)據(jù)流。在由多片ADC組成的并行采集系統(tǒng)中，則更是以多路并行數(shù)據(jù)流的方式把采樣數(shù)據(jù)傳輸至后級處理器中作進一步處理。并行多路數(shù)據(jù)流的輸出方式給高速數(shù)據(jù)采集觸發(fā)系統(tǒng)的設(shè)計帶來了挑戰(zhàn)。觸發(fā)是高速數(shù)據(jù)采集系統(tǒng)的重要組成部分，它保證了每次采集數(shù)據(jù)存儲都以輸入信號上滿足定義的觸發(fā)條件為依據(jù)，使得每次捕獲的波形相重疊，從而穩(wěn)定地顯示波形。觸發(fā)的核心是根據(jù)設(shè)定的觸發(fā)條件來精確定位觸發(fā)點。在單路數(shù)據(jù)處理的低速采集系統(tǒng)中，其數(shù)據(jù)和同步時鐘是一一對應(yīng)的，所以觸發(fā)信號到來后的第一個同步時鐘對應(yīng)的數(shù)據(jù)即為觸發(fā)點。但是在并行多路數(shù)據(jù)處理的高速采集系統(tǒng)中，一個同步時鐘對應(yīng)多路并行數(shù)據(jù)，于是觸發(fā)信號到來后，實際的觸發(fā)點存在于多路輸出數(shù)據(jù)的其中一路上。此時用數(shù)據(jù)同步時鐘很難確定精確的觸發(fā)點位置。觸發(fā)點位置的不確定導(dǎo)致觸發(fā)抖動，降低了整個數(shù)據(jù)采集系統(tǒng)的觸發(fā)精度，使得數(shù)據(jù)采集系統(tǒng)無法穩(wěn)定顯示波形。在基于并行多路數(shù)據(jù)處理的高速數(shù)據(jù)采集系統(tǒng)中，傳統(tǒng)的觸發(fā)點定位方法是以時間間隔測量為基礎(chǔ)的，如2011年07月20日授權(quán)公告的，公告號為CN101719768B，名稱為“一種多ADC并行高速數(shù)據(jù)采集系統(tǒng)中觸發(fā)點精確定位的方法”對觸發(fā)信號上升沿和觸發(fā)后第一個同步時鐘上升沿的時間間隔進行測量，從而確定觸發(fā)點位置的。如圖1所示，數(shù)據(jù)采集系統(tǒng)由信號調(diào)理通道、觸發(fā)通道、ADC、FPGA、IXD、DSP以及測時模塊TDC組成。模擬輸入信號經(jīng)信號調(diào)理通道后，分別送入ADC和觸發(fā)通道，在觸發(fā)通道，經(jīng)比較器產(chǎn)生觸發(fā)信號，然后將其送入FPGA內(nèi)的觸發(fā)模塊進行數(shù)據(jù)存儲控制和時間間隔測量。數(shù)據(jù)存儲的控制過程如下:在FPGA內(nèi)部的觸發(fā)模塊，系統(tǒng)根據(jù)用戶設(shè)定模式(如觸發(fā)方式，預(yù)觸發(fā)深度等)對觸發(fā)信號進行相應(yīng)的處理，產(chǎn)生FIFO的寫使能信號，將滿足觸發(fā)條件的數(shù)據(jù)存下來。FIFO存滿之后，處理器控制FIFO將數(shù)據(jù)讀出，進行波形的映射和顯示。根據(jù)觸發(fā)信號和同步時鐘的相位關(guān)系，可確定觸發(fā)點在哪個同步時鐘周期所對應(yīng)的數(shù)據(jù)上。為進一步確定觸發(fā)點在哪一路上，就需要測量觸發(fā)信號上升沿和觸發(fā)后第一個同步時鐘上升沿的時間間隔。將觸發(fā)信號和數(shù)據(jù)同步時鐘D_CLK在觸發(fā)模塊中比較產(chǎn)生窄脈沖。由于觸發(fā)信號的隨機性，該時間間隔可能非常小，無法直接在FPGA內(nèi)部進行精確測量，所以該時間間隔的測量是由外部的測時模塊TDC來輔助完成的。首先將該窄脈沖送給測時模塊TDC進行展寬，再將展寬后的脈沖送入FPGA內(nèi)部計數(shù)器進行計數(shù)，最后將計數(shù)結(jié)果送入處理器計算出脈沖時間間隔，從而確定出觸發(fā)點的位置。具體的工作時序如圖2所示:外部測時模塊可以采用時間展寬電路，也可以采用測時芯片GP2、GPX等。采用展寬電路的方法，是將該脈沖通過電容充放電的方式進行展寬，然后將展寬的脈沖送入數(shù)字電路進行計數(shù)來計算該時間間隔的。這是一個快充慢放的過程，首先在Td時間內(nèi)，用恒流源I1對電容快速充電，然后用I2的恒流源緩慢放電，再通過比較器得到展寬后的脈沖。脈沖展寬過程中，放電時間是微秒級的。在高速數(shù)據(jù)采集系統(tǒng)中，這大大降低了采集的有效時間，限制了系統(tǒng)性能的提升。比如最具代表性的數(shù)字三維示波器，在其對捕獲率指標要求越來越高的情況下，這個測時所花費的時間是不能容忍的，所以這種方法在高捕獲率的示波器中是完全行不通的。另外一種方法是使用TDC芯片對該時間間隔進行測量，在現(xiàn)有的產(chǎn)品中，只有GPX的測時所占用的時間能滿足幾十萬到上百萬幅每秒的波形捕獲率要求，但是GPX價格昂貴，使用它使得產(chǎn)品的成本過高；同時它的并行數(shù)據(jù)輸出要占用大量的IO 口資源。它同樣是不適用的。因此，尋求一種更快更實用的觸發(fā)點定位方法就顯得非常重要。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服傳統(tǒng)測時模塊需要花費大量時間進行測時的不足，提供一種觸發(fā)點快速定位裝置，以增強多路并行數(shù)據(jù)采集系統(tǒng)中觸發(fā)點定位的實時處理性能，并提高多路并行數(shù)據(jù)采集系統(tǒng)的波形捕獲率，同時降低了成本。為實現(xiàn)以上目的，本發(fā)明觸發(fā)點快速定位裝置，其特征在于，包括:一高速解串器，將L路并行數(shù)據(jù)采集系統(tǒng)中觸發(fā)通道產(chǎn)生觸發(fā)信號作為高速解串器的串行數(shù)據(jù)輸入，將L路并行數(shù)據(jù)采集系統(tǒng)中ADC輸出的數(shù)據(jù)輸出同步時鐘為高速解串器的時鐘輸入送入高速解串器中，高速解串器在每個數(shù)據(jù)輸出同步時鐘周期內(nèi)將觸發(fā)信號轉(zhuǎn)為一個L路并行觸發(fā)解串數(shù)據(jù)；一觸發(fā)模塊，用于接收來自高速解串器的L路并行觸發(fā)解串數(shù)據(jù)，當在一個數(shù)據(jù)輸出同步時鐘周期內(nèi)接收到的L路并行觸發(fā)解串數(shù)據(jù)有跳變時，則將該并行觸發(fā)解串數(shù)據(jù)鎖存，鎖存的并行觸發(fā)解串數(shù)據(jù)的躍變位置為觸發(fā)信號到來的時刻即觸發(fā)點位置。一波形繪制控制模塊，用于讀取觸發(fā)模塊鎖存的L路并行觸發(fā)解串數(shù)據(jù)，調(diào)整調(diào)整L路并行數(shù)據(jù)采集系統(tǒng)FIFO存儲器中存儲的采樣數(shù)據(jù)，然后然后繪制出相應(yīng)的波形圖像送至L路并行數(shù)據(jù)采集系統(tǒng)的LCD進行波形顯示。本發(fā)明的目的是這樣實現(xiàn)的:本發(fā)明觸發(fā)點快速定位裝置通過高速解串器，在每個數(shù)據(jù)輸出同步時鐘周期內(nèi)將觸發(fā)信號轉(zhuǎn)為一個L路并行觸發(fā)解串數(shù)據(jù)；然后觸發(fā)模塊檢測到L路并行觸發(fā)解串數(shù)據(jù)有跳變時，則將該并行觸發(fā)解串數(shù)據(jù)鎖存，鎖存的并行觸發(fā)解串數(shù)據(jù)的躍變位置為觸發(fā)信號到來的時刻即觸發(fā)點位置。本發(fā)明觸發(fā)點快速定位裝置解決了傳統(tǒng)觸發(fā)點定位花費大量時間測時的問題，可大大提高多路并行數(shù)據(jù)采集系統(tǒng)的指標，如并行結(jié)構(gòu)數(shù)字示波器的波形捕獲率等，在多路并行數(shù)據(jù)采集系統(tǒng)中非常實用，且成本低，具有很好的推廣性。


圖1是傳統(tǒng)的觸發(fā)點定位方法系統(tǒng)框圖；圖2是傳統(tǒng)的觸發(fā)點定位方法時序圖3是本發(fā)明觸發(fā)點快速定位裝置應(yīng)用于數(shù)字示波器一具體實施方式
的原理圖；圖4是圖3所示的高速解串器的基本原理框圖；圖5是圖4所不的聞速解串器工作時序圖；圖6是圖3所示觸發(fā)點快速定位裝置中觸發(fā)點定位的時序圖；圖7是本發(fā)明觸發(fā)點快速定位裝置觸發(fā)點定位的誤差分析時序圖；圖8是本發(fā)明觸發(fā)點快速定位裝置觸發(fā)抖動分布示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明的具體實施方式
進行描述，以便本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明。需要特別提醒注意的是，在以下的描述中，當已知功能和設(shè)計的詳細描述也許會淡化本發(fā)明的主要內(nèi)容時，這些描述在這里將被忽略。圖3是本發(fā)明觸發(fā)點快速定位裝置應(yīng)用于數(shù)字示波器一具體實施方式
的原理圖。在本實施例中，如圖3所示，本發(fā)明觸發(fā)點快速定位裝置包括高速解串器1、觸發(fā)模塊2、波形繪制控制模塊3。信號調(diào)理通道對輸入的模擬信號進行調(diào)理，并分別將調(diào)理后的模擬信號輸入到ADC以及觸發(fā)通道。ADC在采樣時鐘S_CLK的控制下，對調(diào)理后的模擬信號進行模數(shù)轉(zhuǎn)換，并輸出L路并行采集數(shù)據(jù)D_out以及數(shù)據(jù)輸出同步時鐘D_CLK ;觸發(fā)通道根據(jù)選擇的觸發(fā)源產(chǎn)生觸發(fā)信號TRIG_SIGNAL。在本實施例中，觸發(fā)通道將輸入的調(diào)理后的模擬信號經(jīng)內(nèi)部的比較器產(chǎn)生觸發(fā)信號TRIG_SIGNAL并送至高速解串器I。其中，L為數(shù)據(jù)采集路數(shù)。將L路并行數(shù)據(jù)采集系統(tǒng)即本實施例的數(shù)字示波器中，觸發(fā)通道產(chǎn)生觸發(fā)信號TRIG_SIGNAL作為高速解串器I的串行數(shù)據(jù)輸入，將L路并行數(shù)據(jù)采集系統(tǒng)即數(shù)字示波器中ADC輸出的數(shù)據(jù)輸出同步時鐘D_CLK為高速解串器的時鐘輸入送入高速解串器中，高速解串器在每個數(shù)據(jù)輸出同步時鐘周期D_CLK內(nèi)將觸發(fā)信號轉(zhuǎn)為一個L路并行觸發(fā)解串數(shù)據(jù)，并輸入到觸發(fā)模塊2中。觸發(fā)模塊2接收來自高速解串器I的L路并行觸發(fā)解串數(shù)據(jù)，當在一個數(shù)據(jù)輸出同步時鐘周期內(nèi)接收到的L路并行觸發(fā)解串數(shù)據(jù)有跳變時，則將該并行觸發(fā)解串數(shù)據(jù)鎖存，鎖存的并行觸發(fā)解串數(shù)據(jù)的躍變位置為觸發(fā)信號到來的時刻即觸發(fā)點位置。波形繪制控制模塊3讀取觸發(fā)模塊2鎖存的L路并行觸發(fā)解串數(shù)據(jù)調(diào)整FIFO中存儲的采樣數(shù)據(jù)，然后繪制出相應(yīng)的波形圖像送至IXD。在本實施例中，經(jīng)高速解串器I后，觸發(fā)信號TRIG_SIGNAL解串為和數(shù)據(jù)輸出同步時鐘D_CLK的并行觸發(fā)解串數(shù)據(jù)，送至觸發(fā)模塊2 ;觸發(fā)模塊2在接收到的L路并行觸發(fā)解串數(shù)據(jù)有跳變時，則在隨后的數(shù)據(jù)輸出同步時鐘D_CLK處產(chǎn)生數(shù)據(jù)存儲控制信號TRIGGED并送入多路并行數(shù)據(jù)采集系統(tǒng)的FIFO儲存器中，以控制FIFO儲存器的存儲，其中FIFO儲存器的讀寫控制時序與傳統(tǒng)的方式相同。在本實施例中，觸發(fā)信號TRIG_SIGNAL經(jīng)高速解串器1、觸發(fā)模塊2產(chǎn)生數(shù)據(jù)存儲控制信號TRIGGED與數(shù)據(jù)輸出同步時鐘D_CLK同步，表明并行數(shù)據(jù)采集系統(tǒng)已經(jīng)觸發(fā)了，并可使存儲與觸發(fā)同步。在FIFO存滿之后，DSP控制FIFO將數(shù)據(jù)讀出，在波形繪制控制模塊中進行波形的映射和顯示即繪制。根據(jù)讀出觸發(fā)模塊2鎖存的并行觸發(fā)解串數(shù)據(jù)，確定觸發(fā)點在L路并行采集數(shù)據(jù)D_out中的具體位置，計算出每次波形繪制時的采樣數(shù)據(jù)的向右移動個數(shù)M，然后依據(jù)移動后的采樣數(shù)據(jù)進行波形繪制；所述的根據(jù)觸發(fā)點在并行觸發(fā)解串數(shù)據(jù)中的具體位置AL，計算出每次波形繪制時的向右移動數(shù)據(jù)個數(shù)為:M=L-AL+1式中，L為數(shù)據(jù)采集路數(shù)，AL為觸發(fā)點在多路采樣數(shù)據(jù)中的具體位置。高速解串器I的實現(xiàn)方式可以用外部獨立的器件，也可以用帶有高速解串器的FPGA。在現(xiàn)有的FPGA中，很多都集成了解串器，如xilinx的V6系列等等。如果FPGA內(nèi)部的高速解串器速度能達到設(shè)計系統(tǒng)的要求，則在硬件結(jié)構(gòu)上就不需要再增加一個獨立的高速解串器，而只需要將觸發(fā)信號送給FPGA即可。如果需要很高速的解串器，F(xiàn)PGA不能滿足要求，則就需要獨立的解串器。比如采用兩片5G采樣率的ADC進行交替采樣，獲取高達IOG采樣率的采集系統(tǒng)，高速解串器的速度就需要達到10GHz。此時，在Xilinx的Virtex6系列FPGA中是無法實現(xiàn)的，這時就需要外加獨立的高速解串器來完成。圖4是圖3所不的聞速解串器的基本原理框圖。解串器是把一個串行的高速數(shù)字信號轉(zhuǎn)換成一個多路并行的低速信號，它的實現(xiàn)方式因各個生產(chǎn)商的不同而不同，其中一種實現(xiàn)方式如圖4所示。其中DINrx為高速串行數(shù)據(jù)，DCLKINrx為輸入時鐘，D0UTrx_0 D0UTrx_N為輸出的并行解串數(shù)據(jù)。當L=4，且串行數(shù)據(jù)輸入格式采用雙沿傳輸時，解串器的具體時序如圖4所示:S_CLK為高速串行數(shù)據(jù)DINrx的同步時鐘，CLKINrx為解串器的輸入時鐘，是同步時鐘S_CLK的2分頻。在輸入時鐘CLKINrx —個周期內(nèi)，高速串行數(shù)據(jù)DINrx里有4個串行數(shù)據(jù)輸入，解串器在其內(nèi)部將此4個串行數(shù)據(jù)轉(zhuǎn)換成4位并行解串數(shù)據(jù)輸出，相當于將串行數(shù)據(jù)降速4倍，以便于后級進行實時處理，具體時序如圖5所示。圖6是圖3所示觸發(fā)點快速定位裝置中觸發(fā)點定位的時序圖。在本實施例中，多路并行數(shù)據(jù)采集系統(tǒng)為單片ADC，最高實時采樣率為1GSPS，輸出四路并行采集數(shù)據(jù)D_out0 3，數(shù)據(jù)輸出同步時鐘D_CLK為250MHz，具體的時序圖如圖6所示。其中TRIG_SIGNAL為觸發(fā)信號，S_CLK為采樣時鐘，D_CLK為數(shù)據(jù)輸出同步時鐘，D_outO 3為采樣后并行采集數(shù)據(jù)，TRIGGED為觸發(fā)信號TRIG_SIGNAL經(jīng)數(shù)據(jù)輸出同步時鐘D_CLK同步后的數(shù)據(jù)存儲控制信號，表明，多路并行數(shù)據(jù)采集系統(tǒng)已經(jīng)觸發(fā)了，此信號并送入FIFO，控制FIFO的存儲。將四路并行數(shù)據(jù)采集系統(tǒng)中，觸發(fā)通道產(chǎn)生觸發(fā)信號TRIG_SIGNAL作為高速解串器I的串行數(shù)據(jù)輸入，將L路并行數(shù)據(jù)采集系統(tǒng)即數(shù)字示波器中ADC輸出的數(shù)據(jù)輸出同步時鐘D_CLK為高速解串器I的時鐘輸入送入高速解串器中。在每個數(shù)據(jù)輸出同步時鐘D_CLK的周期內(nèi)，在高速解串器I中對觸發(fā)信號TRIG_SIGNAL進行1:4同步解串(串并轉(zhuǎn)換)處理，就相當于采用IGHz的時鐘對每個250MHz周期內(nèi)的觸發(fā)信號進行采樣。如圖6所示，共有四個數(shù)據(jù)輸出同步時鐘，其中在第一個數(shù)據(jù)輸出同步時鐘Tl內(nèi)，利用高速解串器I解串所得到的并行觸發(fā)解串數(shù)據(jù)為0000，這是觸發(fā)信號TRIG_SIGNAL到來之前；在第三個和第四個數(shù)據(jù)輸出同步時鐘周期內(nèi)，利用高速解串器I解串得到的串行數(shù)據(jù)為1111，這是觸發(fā)信號TRIG_SIGNAL到來之后。而在第二個數(shù)據(jù)輸出同步時鐘周期內(nèi)，利用高速解串器I解串所得到的并行觸發(fā)解串數(shù)據(jù)為0011，有一個跳變，而這個跳變就是觸發(fā)信號TRIG_SIGNAL到來的時刻。同時生成一個數(shù)據(jù)存儲控制信號TRIGGED，用于標志數(shù)據(jù)存儲器即FIFO中的觸發(fā)位置。因此，通過解串不僅知道觸發(fā)信號TRIG_SIGNAL已經(jīng)到來，而且根據(jù)跳變的位置，可以確定觸發(fā)點的位置，如0011時，觸發(fā)點為如圖6所示的第三路數(shù)據(jù)，第N-1個采樣點。這樣，就可以很方便的獲取到觸發(fā)點的具體位置AL=3。根據(jù)觸發(fā)點在并行觸發(fā)解串數(shù)據(jù)中的具體位置AL，計算出該次波形繪制時的向右移動數(shù)據(jù)個數(shù)為:M=L-ΔL+I=4-3+1=2誤差分析多路并行數(shù)據(jù)采集系統(tǒng)觸發(fā)信號TRIG_SIGNAL到來時刻(如上升沿)是隨機的，它與采樣時鐘S_CLK的上升沿時刻是不確定的。于是，觸發(fā)信號TRIG_SIGNAL的上升沿和采樣時鐘的某個上升沿有可能是非常貼近的，這樣在利用解串器解串的時候由于抖動的影響就會產(chǎn)生誤差，如圖7所示。由于觸發(fā)信號TRIG_SIGNAL的上升沿非?？拷蓸訒r鐘S_CLK的上升沿，這樣，在高速解串器進行解串時，結(jié)果本來是0111，可能會由于抖動等的原因，使得解串的結(jié)果變成
0011。在這種情況下，本來第N個采樣點為觸發(fā)點，但是獲取到的觸發(fā)點是第N+1個點，便產(chǎn)生了 ±1誤差。觸發(fā)抖動的干擾一般是由熱噪聲引起的，而熱噪聲是服從高斯正態(tài)分布的，所以假定觸發(fā)抖動的模型為均值為μ，方 差為σ 2的高斯正態(tài)分布。假設(shè)在一個數(shù)據(jù)同步時鐘周期內(nèi)有N路數(shù)據(jù)輸出，觸發(fā)在Ttaig (Tsh < Ttrig < Tm)時刻出現(xiàn)，具體如圖8所示。觸發(fā)抖動的概率密度函數(shù)為f(t)，觸發(fā)抖動，不產(chǎn)生±1誤差，即觸發(fā)落在區(qū)間(ΤΜ_1； Tm)的概率為:fm
jlM-1產(chǎn)生± I誤差的概率即為:P^l-PlT^t^}=!-^當σ 2越小時，產(chǎn)生±1誤差的概率就越小。雖然本發(fā)明會產(chǎn)生±1誤差，使得觸發(fā)點變成了其左側(cè)或者右側(cè)的一個點，但是對于高速采集系統(tǒng)而言，這種誤差是允許的。假設(shè)在一個高達4GSPS的采集系統(tǒng)中，觸發(fā)點向左或者向右漂一個位置，就相當于是顯示的波形向左或者向右移動了 250ps，這在整個系統(tǒng)中是完全可以忽略的，并不影響波形的穩(wěn)定顯示。而本發(fā)明的高實時性觸發(fā)定位功能使得整個數(shù)據(jù)采集系統(tǒng)的波形捕獲效率得到極大的提高。實例針對由兩片2GSPS的ADC構(gòu)建4GSPS多路并行數(shù)據(jù)采集系統(tǒng)。具體多路并行數(shù)據(jù)采集系統(tǒng)是由兩片TI公司的ADC08D1000的模數(shù)轉(zhuǎn)換器和一片V6FPGA組成。拼合的最高實時采樣率為4GSPS。采用FPGA內(nèi)部的高速解串器來進行觸發(fā)信號的解串和觸發(fā)點的定位。結(jié)果表明:通過高速解串器快速定位觸發(fā)點，只需要將數(shù)據(jù)輸出同步時鐘和觸發(fā)信號同時送入高速解串器解串，就可以很好的獲得觸發(fā)點的位置，從而穩(wěn)定的顯示波形。明顯減少了傳統(tǒng)方式獲取觸發(fā)點所花費的時間，大大提高了多路并行數(shù)據(jù)采集系統(tǒng)的有效采集時間，提升了系統(tǒng)的實時性能，如大大提高了數(shù)字三維示波器的波形捕獲率。本發(fā)明通過對觸發(fā)系統(tǒng)的研究和分析，實現(xiàn)了一種基于解串器的精確快速觸發(fā)點定位的方法，有助于系統(tǒng)性能的提高；其系統(tǒng)硬件設(shè)計難度低，只需要利用一個高速解串器(FPGA內(nèi)部的或獨立的)，即可解決難以確定觸發(fā)點位置，或者確定觸發(fā)點位置需花費大量時間的問題。實驗證明，該發(fā)明彌補了傳統(tǒng)觸發(fā)點定位方法中不夠精確和減少定位觸發(fā)點所需大量時間的問題，降低了系統(tǒng)的設(shè)計難度，提高了系統(tǒng)的采集實時處理能力。同時，該發(fā)明具有很好的通用性，可以類似地應(yīng)用于其他很多需要高速數(shù)據(jù)采集顯示系統(tǒng)中，具有很好的市場推廣價值。盡管上面對本發(fā)明說明性的具體實施方式
進行了描述，以便于本技術(shù)領(lǐng)域的技術(shù)人員理解本發(fā)明，但應(yīng)該清楚，本發(fā)明不限于具體實施方式
的范圍，對本技術(shù)領(lǐng)域的普通技術(shù)人員來講，只要各種變化在所附的權(quán)利要求限定和確定的本發(fā)明的精神和范圍內(nèi)，這些變化是顯而易見的，一切利用本發(fā)明構(gòu)思的發(fā)明創(chuàng)造均在保護之列。
權(quán)利要求
1.一種觸發(fā)點快速定位裝置，其特征在于，包括: 一高速解串器，將L路并行數(shù)據(jù)采集系統(tǒng)中觸發(fā)通道產(chǎn)生觸發(fā)信號作為高速解串器的串行數(shù)據(jù)輸入，將L路并行數(shù)據(jù)采集系統(tǒng)中ADC輸出的數(shù)據(jù)輸出同步時鐘為高速解串器的時鐘輸入送入高速解串器中，高速解串器在每個數(shù)據(jù)輸出同步時鐘周期內(nèi)將觸發(fā)信號轉(zhuǎn)為一個L路并行觸發(fā)解串數(shù)據(jù)； 一觸發(fā)模塊，用于接收來自高速解串器的L路并行觸發(fā)解串數(shù)據(jù)，當在一個數(shù)據(jù)輸出同步時鐘周期內(nèi)接收到的L路并行觸發(fā)解串數(shù)據(jù)有跳變時，則將該并行觸發(fā)解串數(shù)據(jù)鎖存，鎖存的并行觸發(fā)解串數(shù)據(jù)的躍變位置為觸發(fā)信號到來的時刻即觸發(fā)點位置； 一波形繪制控制模塊，用于讀取觸發(fā)模塊鎖存的L路并行觸發(fā)解串數(shù)據(jù)調(diào)整L路并行數(shù)據(jù)采集系統(tǒng)FIFO中存儲的采樣數(shù)據(jù)，然后繪制出相應(yīng)的波形圖像送至IXD進行波形顯/Jn ο
2.根據(jù)權(quán)利要求1所述的觸發(fā)點快速定位裝置，其特征在于，所述觸發(fā)模塊2在接收到的L路并行觸發(fā)解串數(shù)據(jù)有跳變時，則在隨后的數(shù)據(jù)輸出同步時鐘D_CLK處產(chǎn)生數(shù)據(jù)存儲控制信號TRIGGED并送入L路并行數(shù)據(jù)采集系統(tǒng)的FIFO儲存器中，以控制FIFO儲存器的存儲。
3.根據(jù)權(quán)利要求1所述的觸發(fā)點快速定位裝置，其特征在于，所述調(diào)調(diào)整L路并行數(shù)據(jù)采集系統(tǒng)FIFO中存儲的采樣數(shù)據(jù)為: 在FIFO存滿之后，DSP控制FIFO將數(shù)據(jù)讀出，在波形繪制控制模塊中進行波形的映射和顯示；根據(jù)讀出觸發(fā)模塊鎖存的并行觸發(fā)解串數(shù)據(jù)，確定觸發(fā)點在L路并行采集數(shù)據(jù)D_out中的具體位置，計算出每次波形繪制時的采樣數(shù)據(jù)的向右移動個數(shù)M，然后依據(jù)移動后的采樣數(shù)據(jù)進行波形繪制； 所述的根據(jù)觸發(fā)點在并行觸發(fā)解串數(shù)據(jù)中的具體位置AL,計算出每次波形繪制時的向右移動數(shù)據(jù)個數(shù)為: M=L-AL+1 式中，L為數(shù)據(jù)采集路數(shù)，AL為觸發(fā)點在多路采樣數(shù)據(jù)中的具體位置。
全文摘要
本發(fā)明公開了一種觸發(fā)點快速定位裝置通過高速解串器，在每個數(shù)據(jù)輸出同步時鐘周期內(nèi)將觸發(fā)信號轉(zhuǎn)為一個L路并行觸發(fā)解串數(shù)據(jù)；然后觸發(fā)模塊檢測到L路并行觸發(fā)解串數(shù)據(jù)有跳變時，則將該并行觸發(fā)解串數(shù)據(jù)鎖存，鎖存的并行觸發(fā)解串數(shù)據(jù)的躍變位置為觸發(fā)信號到來的時刻即觸發(fā)點位置。本發(fā)明觸發(fā)點快速定位裝置解決了傳統(tǒng)觸發(fā)點定位花費大量時間測時的問題，可大大提高多路并行數(shù)據(jù)采集系統(tǒng)的指標，如并行結(jié)構(gòu)數(shù)字示波器的波形捕獲率等，在多路并行數(shù)據(jù)采集系統(tǒng)中非常實用，且成本低，具有很好的推廣性。
文檔編號H03M9/00GK103199870SQ20131006285
公開日2013年7月10日 申請日期2013年2月28日 優(yōu)先權(quán)日2013年2月28日
發(fā)明者黃武煌, 楊擴軍, 邱渡裕, 葉芃, 李世龍, 湯曉智, 朱俊霏 申請人:電子科技大學(xué)