本發(fā)明一般涉及模數轉換器（ADC）的前端電路，特別是涉及使用一種流水線結構模數轉換器的前端電路及其時序控制方法。

背景技術：
新一代電子系統(tǒng)的發(fā)展，對作為模擬和數字接口的模數轉換器（ADC）提出了更高的要求，要求其具有高轉換性能的同時，具備較低的功耗指標。流水線結構可以在速度、精度、面積和功耗之間取得較好的權衡，是一種廣泛用于高性能ADC設計的結構。流水線ADC通常由一個輸入采樣保持放大器(SHA)和多級流水線轉換級(pipelinestage)級聯(lián)而成，其中，采樣保持放大器和第一級流水線轉換級，作為前端電路，處在模擬信號處理的最前端，其精度要求最為嚴格，所需要的功耗也最大，通常，要占到整個ADC功耗的一半以上。因此，改進流水線ADC的前端電路的設計，優(yōu)化其功耗，對于降低整個ADC的功耗具有決定性的作用?，F(xiàn)有的技術文獻"A14-b100-MS/sPipelinedADCWithaMergedSHAandFirstMDAC",IEEEJOURNALOFSOLID-STATECIRCUITS,VOL.43,NO.12,DECEMBER2008；Byung-GeunLee,Byung-MooMin,GabrieleManganaro,andJonathanW.Valvano。提出了一種流水線ADC的前端電路，運用了運放共享技術以及反饋電容共享技術，大幅度地降低了功耗。這種電路如圖1所示，對應的控制時序如圖2所示。流水線ADC前端70主要由跨導運放、開關、電容和2.5-bitADC構成，實現(xiàn)流水線ADC中的輸入采樣保持放大器(SHA)和第一轉換級(STAGE1)。每個A/D轉換周期的過程如下：第一步，對應于時鐘f1，電容72、開關75和開關77，在時鐘f1和k1的控制下，實現(xiàn)SHA對模擬輸入Vi的底板采樣；第二步，對應于時鐘f2，運放71、電容73和電容74，在時鐘f2和f23的控制下，通過開關79、80、81進行復位，以清除電容的電荷記憶效應；第三步，對應于時鐘相f3，電容72、73、74、開關76、78、81，在時鐘f3、k3、f23的控制下，與運放71構成一個電荷轉移放大器，將電容72上的電荷轉移到反饋電容73和74上，在電荷轉移完成后，運放71輸出一個與輸入采樣值相等的電壓，實現(xiàn)了SHA的保持輸出，在第三步的結束時刻，即時鐘k3的下降沿，開關78斷開，SHA的輸出Vo被保持在電容73和74上，同時ADC83被時鐘k3的下降沿觸發(fā)來完成A/D轉換，這即對應于STAGE1對SHA輸出的采樣和A/D轉換；第四步，對應于時鐘f1，電容73和74、開關82，在時鐘f1和ADC83輸出的控制下，與運放71構成一個電荷轉移放大器，將電容73和74上的電荷轉移到反饋電容74上，其中，對應于第一級輸出的電荷轉移，實現(xiàn)了信號放大，而對應于ADC83轉換結果（它通過與門84控制開關82來決定電容73的底板接+Vref或-Vref）的電荷轉移，實現(xiàn)了D/A轉換，總之，第四步完成了STAGE1放大相對信號放大、D/A轉換、以及兩者相減的任務。如上所述，圖1所示的電路設計實現(xiàn)了：1）運放共享，即運放在SHA、STAGE1之間共享；2）反饋電容共享，即SHA的反饋電容為STAGE1所共享。運放共享減少了運放數目，而電容共享降低了運放負載，即降低了運放本身的功耗，因此，整個A/D轉換前端的功耗降低了。整個A/D轉換周期包括四步，不過，由于本次轉換的第四步與下次轉換的第一步在時鐘f1同時進行，故完成單個A/D轉換的實際使用的時間是三相時鐘。上述設計的整體結構為SHA+STAGE1。但是由于SHA處在整個流水線A/D轉換的最前端，其噪聲、精度要求很高，其存在會帶來消耗功耗過大（SHA的功耗通常占整個ADC功耗的20%-30%以上）、噪聲增加、運放設計難度大等問題。

技術實現(xiàn)要素：
本發(fā)明提供一種流水線結構模數轉換器的前端電路及其時序控制方法，以達到省略采樣保持放大器（SHA），改善功耗和噪聲指標，并降低轉換延遲的效果。為達到上述目的，本發(fā)明采用如下技術方案：本發(fā)明公開了一種流水線結構模數轉換器的前端電路，用于實現(xiàn)流水線結構模數轉換器的M1+M2位的模數轉換以及獲取第二模擬余差信號，其中第二模擬余差信號供流水線結構模數轉換器中的該前端電路的下一轉換級進行采樣，M1和M2均為不小于1的整數，該前端電路包括：第一轉換級，用于直接對輸入信號進行采樣，完成M1位的模數轉換，并獲取第一模擬余差信號；第二轉換級，用于接收第一模擬余差信號、對第一轉換級輸出的第一模擬余差信號進行采樣，完成M2位的模數轉換，并獲取第二模擬余差信號。其中，該第一轉換級包括第一模數轉換單元和第一模擬余差信號獲取單元，用于完成M1位的模數轉換同時獲取1比特冗余位；令m=2M1+1。該第一模數轉換單元，用于接收輸入信號和m個閾值電壓，完成M1位的模數轉換以及獲取1比特冗余位并輸出m路比較判別指示，所述第一模數轉換單元包括m個并聯(lián)的采樣電容，m個分別連接于一個采樣電容的比較器鎖存器；所述采樣電容的一端，分別能夠在連接輸入信號和連接一閾值電壓的兩種方式之間切換；所述采樣電容的另一端，分別能夠在接地和連接比較器鎖存器的兩種方式之間切換；所述比較器鎖存器分別用于輸出所述比較判別指示；該第一模擬余差信號獲取單元，用于接收輸入信號、參考電壓+Vref和-Vref，以及m個比較判別指示，根據輸入信號和所述比較判別指示，獲取第一模擬余差信號。其中，所述第一模數轉換單元，進一步包括m個分別連接于一個采樣電容和一個比較器鎖存器之間的比較器預放大器。其中，所述第一模擬余差信號獲取單元，包括m個并聯(lián)的輔助電容，所述輔助電容的一端，分別能夠在連接輸入信號、連接參考電壓+Vref與連接參考電壓-Vref的三種方式之間切換，當連接參考電壓時，根據所述比較判別指示而連接于+Vref、-Vref；所述輔助電容的另一端，分別能夠在接地和連接第二轉換級（更具體地，連接第二轉換級的運算放大器的反相輸入端）的兩種方式之間切換。其中，所述第一模擬余差信號獲取單元，進一步包括m個分別接收一路比較判別指示和一個第三時鐘信號的與門，用于當第三時鐘信號為高電平時，根據比較判別指示控制所述輔助電容連接參考電壓+Vref、-Vref。其中，所述第二轉換級，包括第一反饋電容、n個并聯(lián)的第二反饋電容、運算放大器和M2+0.5位ADC；令n=2M2+1-2；所述第二反饋電容，一端連接運算放大器的反相輸入端和第一反饋電容；另一端能夠在連接運算放大器的輸出端以及第一反饋電容、連接參考電壓+Vref’與連接參考電壓-Vref’的三種方式之間切換；所述第一反饋電容，兩端分別連接運算放大器的反相輸入端和輸出端；所述運算放大器，正相輸入端接地，反相輸入端能夠在接地和連接所述輔助電容的兩種方式之間切換，輸出端連接所述第一反饋電容且能夠在接地和連接第二反饋電容的兩種方式之間切換；所述M2+0.5位ADC，連接運算放大器的輸出端，用于完成M2位的模數轉換以及獲取0.5比特冗余位，輸出n路用于控制所述第二反饋電容連接參考電壓+Vref’、-Vref’的第二判別指示。其中，所述第二轉換級，進一步包括n個分別接收一路第二判別指示和一個第一時鐘信號的與門，用于當第一時鐘信號為高電平時，根據第二判別指示控制所述第二反饋電容連接參考電壓+Vref’、-Vref’。其中，該前端電路能夠受第一時鐘信號、第二時鐘信號、第三時鐘信號、第四時鐘信號、第五時鐘信號、第六時鐘信號和第七時鐘信號的控制而切換連接方式；其中，在一個完整的時鐘周期內，第一時鐘信號、第二時鐘信號、第三時鐘信號依序輸出高電平且同一時間內僅有其中一個信號輸出高電平；第四時鐘信號在第二時鐘信號或第三時鐘信號為高電平時為高電平；第五時鐘信號、第六時鐘信號和第七時鐘信號分別與第一時鐘信號、第二時鐘信號和第三時鐘信號的上升沿對應相同而下降沿在前。該第一轉換級包括第一模數轉換單元和第一模擬余差信號獲取單元；該第一模數轉換單元，用于接收輸入信號和m個閾值電壓，完成M1位的模數轉換以及獲取1比特冗余位并輸出m路比較判別指示；其中m=2M1+1；該第一模擬余差信號獲取單元，用于接收輸入信號、參考電壓+Vref和-Vref，以及m個比較判別指示，根據輸入信號和所述比較判別指示，獲取第一模擬余差信號。所述第一模數轉換單元，包括m個并聯(lián)的采樣電容、m個比較器預放大器和m個比較器鎖存器，所述比較器預放大器一端串聯(lián)一個采樣電容另一端串聯(lián)一個比較器鎖存器；所述采樣電容的一端，分別能夠在第一時鐘信號為高電平時連接輸入信號和在第二時鐘信號為高電平時連接一閾值電壓；所述采樣電容的另一端，分別能夠在第五時鐘信號為高電平時接地和在第五時鐘信號為低電平時連接比較器預放大器；所述比較器鎖存器分別在第六時鐘信號的下降沿觸發(fā)用于完成M1位模數轉換以及獲取1比特冗余位和輸出所述比較判別指示；所述第一模擬余差信號獲取單元，包括m個并聯(lián)的輔助電容和m個分別接收一路比較判別指示和第三時鐘信號的與門，當第三時鐘信號為高電平時，所述與門的輸出控制所述輔助電容連接參考電壓+Vref、-Vref；所述輔助電容的一端，分別能夠在第一時鐘信號為高電平時連接輸入信號、在第三時鐘信號為高電平時根據與門的輸出連接+Vref或連接-Vref；所述輔助電容的另一端，分別能夠在第五時鐘信號為高電平時接地和在第七時鐘信號為高電平時連接第二轉換級。所述第二轉換級，包括第一反饋電容、n個第二反饋電容、運算放大器、M2+0.5位ADC，和n個與門；完成M2位的模數轉換同時獲取0.5比特冗余位；其中n=2M2+1-2。所述運算放大器，正相輸入端接地；反相輸入端連接所述第二反饋電容的一端和所述第一反饋電容的一端，在第二時鐘信號為高電平時接地，在第七時鐘信號為高電平時連接所述輔助電容；輸出端連接所述第一反饋電容的另一端且在第二時鐘信號為高電平時接地，在第四時鐘信號為高電平時連接第二反饋電容的另一端；所述第二反饋電容，一端連接運算放大器的反相輸入端和第一反饋電容的一端，在第二時鐘信號為高電平時接地；另一端在第四時鐘信號為高電平時連接運算放大器的輸出端以及第一反饋電容的另一端并在第二時鐘信號為高電平時接地，在第一時鐘信號為高電平時連接參考電壓+Vref’或-Vref’；所述第一反饋電容，一端連接運算放大器的反相輸入端和第二反饋電容的一端且在第二時鐘信號為高電平時接地；另一端連接運算放大器的輸出端且在第二時鐘信號為高電平時接地，在第四時鐘信號為高電平時連接第二反饋電容的另一端；所述M2+0.5位ADC，連接運算放大器的輸出端，在第七時鐘信號的下降沿觸發(fā)用于完成M2位的模數轉換同時獲取0.5比特冗余位，輸出n路用于控制所述第二反饋電容連接參考電壓+Vref’或-Vref’的第二判別指示；所述與門，分別接收一路第二判別指示和第一時鐘信號，當第一時鐘信號為高電平時，所述與門的輸出控制所述第二反饋電容連接參考電壓+Vref’或-Vref’。本發(fā)明還公開了一種流水線結構模數轉換器的前端電路的時序控制方法，使用上述的流水線結構模數轉換器實現(xiàn)，包括：第一時鐘信號為高電平時，所述第一模數轉換單元的采樣電容的一端和第一模擬余差信號的輔助電容的一端，連接輸入信號，第五時鐘信號為高電平時，所述第一模數轉換單元的采樣電容的另一端和第一模擬余差信號獲取單元的輔助電容的另一端接地，實現(xiàn)第一轉換級對輸入信號的底板采樣；第一時鐘信號為高電平時，所述第一反饋電容一端連接于所述運算放大器的反相輸入端，另一端連接于所述運算放大器的輸出端和所述M2+0.5位ADC的輸入端；第二反饋電容一端連接于所述運算放大器的反相輸入端和第一反饋電容的一端，另一端根據所述M2+0.5位ADC的輸出連接參考電壓+Vref’或-Vref’，則第二反饋電容、第一反饋電容以及運算放大器構成開關電容電荷轉移放大器，將第二反饋電容上的電荷轉移到第一反饋電容上。第二時鐘信號和第四時鐘信號為高電平時，所述運算放大器、第一反饋電容和第二反饋電容各端均接地而完成復位；所述第一模數轉換單元的采樣電容分別連接閾值電壓，獲取輸入信號和閾值電壓之間的電壓差，比較器預放大器對所述電壓差進行放大，比較器鎖存器在第六時鐘信號的下降沿觸發(fā)用于完成M1位模數轉換同時獲取1比特冗余位。第三時鐘信號和第四時鐘信號為高電平時，所述輔助電容一端連接于參考電壓+Vref或-Vref，所述第一反饋電容和第二反饋電容分別連接于所述運算放大器的反相輸入端和輸出端，第七時鐘信號為高電平時所述輔助電容的另一端連接于所述第一反饋電容、第二反饋電容以及運算放大器的反相輸入端，則所述輔助電容、第一反饋電容、第二反饋電容以及運算放大器構成一個開關電容電荷轉移放大器，將所述輔助電容上的電荷轉移到第一反饋電容、第二反饋電容上；所述M2+0.5位ADC，接收運算放大器的輸出，在第七時鐘信號的下降沿觸發(fā)用于完成M2位的模數轉換同時獲取0.5比特冗余位并輸出n路第二判別指示。本發(fā)明實施例的有益效果是：通過使用第一轉換級直接對輸入信號進行采樣并獲取第一模擬余差信號，省略了采樣保持放大器（SHA），能夠改善功耗和噪聲指標，使用與現(xiàn)有技術相同的時間獲得了兩級模數轉換結果，降低了總的轉換延遲。附圖說明圖1為現(xiàn)有的流水線結構模數轉換器的前端電路的電路圖；圖2為圖1所示的流水線結構模數轉換器的前端電路的控制時序圖；圖3為本發(fā)明較佳實施例提供的流水線結構模數轉換器的前端電路的電路圖；圖4為如圖3所示的本發(fā)明較佳實施例提供的流水線結構模數轉換器的前端電路的控制時序圖。具體實施方式為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結合附圖對本發(fā)明實施方式作進一步的詳細描述。圖3為本發(fā)明較佳實施例提供的流水線結構模數轉換器的前端電路的電路圖，圖4為如圖3所示的本發(fā)明較佳實施例提供的流水線結構模數轉換器的前端電路的控制時序圖。本發(fā)明的流水線結構模數轉換器的前端電路用于實現(xiàn)流水線結構模數轉換器的M1+M2位的模數轉換以及獲取第二模擬余差信號，其中第二模擬余差信號供流水線結構模數轉換器中的該前端電路的下一轉換級進行采樣，令m=2M1+1，n=2M2+1-2（說明：因為本實施例之中，第一轉換級生成1比特的冗余位，所以本發(fā)明的m在2M1的基礎上再放大至其兩倍，第二轉換級生成0.5比特的冗余位，所以本發(fā)明的n在2M2+1的基礎上再放大兩倍后，還要減去2），該前端電路包括第一轉換級10和第二轉換級20。第一轉換級10，用于直接對輸入信號Vi進行采樣，完成M1位的模數轉換同時獲取1比特冗余位，并獲取第一模擬余差信號，本實施例之中的第一模擬余差信號表示輸入信號Vi在進行了模數轉換后的余差（可以理解為輸入信號Vi，與M1+1位的模數轉換結果再進行數模轉換所獲得的模擬信號之間的差值）；第二轉換級20，用于對第一轉換級10輸出的第一模擬余差信號進行采樣，完成M2位的模數轉換同時獲取0.5比特冗余位，并獲取第二模擬余差信號，供后續(xù)的轉換級使用而完成更低位的模數轉換。其中，第一轉換級10包括第一模數轉換單元110和第一模擬余差信號獲取單元120。該第一模數轉換單元110，用于接收輸入信號Vi和m個閾值電壓Vth1～Vthm，完成M1位的模數轉換（其中包括整個A/D轉換的最高M1位的信息）以及獲取1比特冗余位，輸出m路比較判別指示（在圖3之中，即輸入與門37的信號），因為本發(fā)明的前端電路，沒有采樣保持放大器SHA的結構，因此該第一模數轉換單元110在輸入采樣后，還需要將采樣的輸入與各個閾值電壓Vth1～Vthm分別相減、相減后的差值再進行放大、觸發(fā)比較等操作，才能完成模數轉換；該第一模擬余差信號獲取單元120，用于接收輸入信號Vi、參考電壓+Vref和-Vref，以及m個比較判別指示，根據輸入信號Vi和所述比較判別指示，獲取第一模擬余差信號，具體地在本實施例中，第一模擬余差信號獲取單元120通過使用輔助電容5采樣輸入信號Vi，并根據比較判別指示，將已采樣輸入信號Vi的輔助電容5連接于參考電壓+Vref或-Vref從而能夠獲取第一模擬余差信號。其中，如圖3所示的電路之中。第一模數轉換單元110，包括m個并聯(lián)的采樣電容34，m個分別連接于一個采樣電容34的比較器鎖存器36（Latch），以及m個分別連接于一個采樣電容34的和一個比較器鎖存器36之間的比較器預放大器35。所述采樣電容34的一端，分別能夠在連接輸入信號Vi和連接m個閾值電壓Vth1～Vthm之一的兩種方式之間切換；所述采樣電容34的另一端，分別能夠在接地和通過比較器預放大器35而連接比較器鎖存器36的兩種方式之間切換；所述m個比較器鎖存器36完成M1位的模數轉換以及獲取1比特冗余位并分別輸出所述比較判別指示。進一步地，所述第一模擬余差信號獲取單元120，包括m個并聯(lián)的輔助電容5，所述輔助電容5的一端，分別能夠在連接輸入信號Vi、連接參考電壓+Vref與連接參考電壓-Vref的三種方式之間切換，當連接參考電壓時，根據所述比較判別指示而連接于+Vref或-Vref，換言之，所述輔助電容5的一端，能夠連接輸入信號Vi，或者連接參考電壓+Vref，或者連接參考電壓-Vref，連接輸入信號Vi時能夠采樣輸入信號，采樣輸入信號之后，根據比較判別指示連接參考電壓+Vref或者-Vref，能夠配合第二轉換級20而令第二轉換級20接收第一模擬余差信號。所述輔助電容5的另一端，分別能夠在接地和連接第二轉換級20（更具體地，連接第二轉換級20的運算放大器2的反相輸入端）的兩種方式之間切換，接地時能夠采樣輸入信號，連接第二轉換級20時能夠令第二轉換級20接收第一模擬余差信號。進一步地，第一模擬余差信號獲取單元120包括m個分別接收一路比較判別指示和一個第三時鐘信號f3的與門37，用于當第三時鐘信號f3為高電平時，根據比較判別指示控制所述輔助電容5連接參考電壓+Vref或-Vref。更具體地，當第三時鐘信號f3為高電平時與門37的輸出對應于比較判別指示，因此與門37并不改變比較判別指示而是通過第三時鐘信號f3起到了控制電路時序的作用。第二轉換級20，包括第一反饋電容7、n個并聯(lián)的第二反饋電容6、運算放大器2和M2+0.5位ADC4，以及n個分別接收一路第二判別指示和一個第一時鐘信號f1的與門19。第二反饋電容6，一端連接運算放大器2的反相輸入端和第一反饋電容7；另一端能夠在連接運算放大器2的輸出端以及第一反饋電容7、連接參考電壓+Vref’與連接參考電壓-Vref’的三種方式之間切換。第一反饋電容7，兩端分別連接運算放大器2的反相輸入端和輸出端。運算放大器2，正相輸入端接地，反相輸入端能夠在接地和連接所述輔助電容5的兩種方式之間切換，輸出端連接所述第一反饋電容7且能夠在接地和連接第二反饋電容6的兩種方式之間切換；所述M2+0.5位ADC4，連接運算放大器2的輸出端，用于完成M2位的模數轉換（其中包括整個A/D轉換的次高M2位的信息）以及獲取0.5比特冗余位，輸出n路用于控制所述第二反饋電容6連接參考電壓+Vref’或-Vref’的第二判別指示，圖3之中的第二判別指示，即輸入與門19的信號。當第一時鐘信號f1為高電平時，與門19的輸出對應于第二判別指示，即可根據第二判別指示控制所述第二反饋電容連接參考電壓+Vref’或-Vref’，因此與門19并不改變第二比較判別指示而是通過第一時鐘信號f1起到了控制電路時序的作用。從控制時序分析，該前端電路能夠受第一時鐘信號f1、第二時鐘信號f2、第三時鐘信號f3、第四時鐘信號f23、第五時鐘信號k1、第六時鐘信號k2和第七時鐘信號k3的控制而切換連接方式。在一個完整的時鐘周期內，第一時鐘信號f1、第二時鐘信號f2、第三時鐘信號f3依序輸出高電平且同一時間內僅有其中一個信號輸出高電平；第四時鐘信號f23在第二時鐘信號f2或第三時鐘信號f3為高電平時為高電平；第五時鐘信號k1、第六時鐘信號k2和第七時鐘信號k3分別與第一時鐘信號f1、第二時鐘信號f2和第三時鐘信號f3的上升沿對應相同而下降沿在前。具體的信號形式可參閱圖4。第一模數轉換單元110的各采樣電容34的一端，分別能夠通過開關組32在第一時鐘信號f1為高電平時連接輸入信號Vi和通過開關組31在第二時鐘信號f2為高電平時連接一閾值電壓，即連接Vth1～Vthm其中一個。采樣電容34的另一端，分別能夠通過開關組33在第五時鐘信號k1為高電平時接地和在第五時鐘信號k1為低電平時通過比較器預放大器35連接比較器鎖存器36。比較器鎖存器36分別在第六時鐘信號k2的下降沿觸發(fā)用于完成M1位模數轉換同時獲取1比特冗余位和輸出所述比較判別指示。由此可知，從時序看，在第五時鐘信號k1為高電平時，采樣電容34實現(xiàn)對輸入信號的底板采樣；接續(xù)地，在第二時鐘信號f2為高電平時，采樣電容34獲取輸入信號和閾值電壓之間的電壓差，且比較器預放大器35對所述電壓差進行放大；在第六時鐘信號k2的下降沿，比較器鎖存器36完成M1位模數轉換同時獲取1比特冗余位和輸出所述比較判別指示。第一模擬余差信號獲取單元120的輔助電容5的一端，分別能夠通過開關組12在第一時鐘信號f1為高電平時連接輸入信號Vi；在第三時鐘信號f3為高電平時，通過與門37的輸出控制開關組11，連接+Vref或連接-Vref；輔助電容5的另一端，分別能夠通過開關13在第五時鐘信號k1為高電平時接地和通過開關14在第七時鐘信號k3為高電平時連接第二轉換級20。由此可知，從時序看，在第五時鐘信號k1為高電平時，輔助電容5對輸入信號底板采樣，在第三時鐘信號f3為高電平時，輔助電容5連接+Vref或連接-Vref，配合第二轉換級20實現(xiàn)電荷轉移，其中，對應于輸入Vi的電荷轉移，實現(xiàn)了對輸入信號的放大，而對應于第一轉換級10的模數轉換結果（通過控制開關11決定電容5的底板接+Vref或-Vref）的電荷轉移，實現(xiàn)了D/A轉換，因此可以完成輸入信號放大、D/A轉換、以及兩者相減的任務。第二轉換級20的運算放大器2，正相輸入端接地；反相輸入端連接所述第二反饋電容6的一端和所述第一反饋電容7的一端，通過開關15在第二時鐘信號f2為高電平時接地，通過開關14在第七時鐘信號k3為高電平時連接所述輔助電容5；輸出端連接所述第一反饋電容7的另一端且通過開關16在第二時鐘信號f2為高電平時接地，通過開關組17在第四時鐘信號f23為高電平時連接第二反饋電容6的另一端。第二反饋電容6，一端連接運算放大器2的反相輸入端和第一反饋電容7的一端，通過開關15在第二時鐘信號f2為高電平時接地；另一端通過開關組17在第四時鐘信號f23為高電平時連接運算放大器2的輸出端以及第一反饋電容7的另一端并通過開關16在第二時鐘信號f2為高電平時接地，通過開關組18在第一時鐘信號f1為高電平時連接參考電壓+Vref’或-Vref’。第一反饋電容7，一端連接運算放大器2的反相輸入端和第二反饋電容6的一端且通過開關15在第二時鐘信號f2為高電平時接地；另一端連接運算放大器2的輸出端且通過開關16在第二時鐘信號f2為高電平時接地，通過開關組17在第四時鐘信號f23為高電平時連接第二反饋電容6的另一端。M2+0.5位ADC4，連接運算放大器的輸出端，在第七時鐘信號k3的下降沿觸發(fā)用于完成M2位模數轉換同時獲取0.5比特冗余位，輸出n路用于控制所述第二反饋電容連接參考電壓+Vref’或-Vref’的第二判別指示；所述與門19，分別接收一路第二判別指示和第一時鐘信號f1，當第一時鐘信號f1為高電平時，所述與門的輸出通過開關組18控制所述第二反饋電容連接參考電壓+Vref’或-Vref’。從時序看，第二時鐘信號f2和第四時鐘信號f23為高電平時，運算放大器2、第一反饋電容7和第二反饋電容6各端均接地而完成復位。第三時鐘信號f3和第四時鐘信號f23為高電平時，輔助電容5一端連接于參考電壓+Vref或-Vref，第一反饋電容7和第二反饋電容6分別連接于運算放大器2的反相輸入端和輸出端，而第七時鐘信號k3為高電平時輔助電容5的另一端連接于第一反饋電容7、第二反饋電容6以及運算放大器2的反相輸入端，此時輔助電容5、第一反饋電容7、第二反饋電容6以及運算放大器2構成一個開關電容電荷轉移放大器，將所述輔助電容5上的電荷轉移到第一反饋電容7、第二反饋電容6上，實現(xiàn)了信號放大。進一步地，在下一個時鐘周期（或運算周期）中，第一時鐘信號f1為高電平時，第一反饋電容7一端連接于運算放大器2的反相輸入端，另一端連接于運算放大器2的輸出端和M2+0.5位ADC4的輸入端；第二反饋電容6一端連接于運算放大器2的反相輸入端和第一反饋電容7的一端，另一端通過開關組18連接參考電壓+Vref’或-Vref’，則第二反饋電容6、第一反饋電容7以及運算放大器2構成開關電容電荷轉移放大器，將第二反饋電容6上的電荷轉移到第一反饋電容7上。由于M2+0.5位ADC4通過控制開關18決定電容6的底板接+Vref’或-Vref’，因此通過上述電荷轉移，實現(xiàn)了D/A轉換以及能夠通過第一反饋電容7獲取第二模擬余差信號。需說明的是，本實施例之中，M1=2，M2=2，所以m=8，n=6。當然本領域技術人員能夠了解的是，具體電路設計之中的各轉換級的模數轉換位數，以及它們的是否設置冗余位、冗余位的位數，不以本實施的公開為限。本發(fā)明還公開了一種流水線結構模數轉換器的前端電路的時序控制方法，使用如圖3所示的流水線結構模數轉換器實現(xiàn)。具體包括以下步驟：第一時鐘信號f1為高電平時，所述第一模數轉換單元的采樣電容的一端和第一模擬余差信號的輔助電容的一端，連接輸入信號，第五時鐘信號k1為高電平時，所述第一模數轉換單元的采樣電容的另一端和第一模擬余差信號獲取單元的輔助電容的另一端接地，實現(xiàn)第一轉換級對輸入信號的底板采樣；第一時鐘信號f1為高電平時，所述第一反饋電容一端連接于所述運算放大器的反相輸入端，另一端連接于所述運算放大器的輸出端和所述M2+0.5位ADC的輸入端；第二反饋電容一端連接于所述運算放大器的反相輸入端和第一反饋電容的一端，另一端根據所述M2+0.5位ADC的輸出連接參考電壓+Vref’或-Vref’，則第二反饋電容、第一反饋電容以及運算放大器構成開關電容電荷轉移放大器，將第二反饋電容上的電荷轉移到第一反饋電容上。概括而言，此時第一轉換級采樣輸入信號，第二轉換級生成模擬余差信號。當然，此時第二轉換級是針對前一個周期的模數轉換操作生成供接續(xù)的轉換級使用的模擬余差信號。第二時鐘信號f2和第四時鐘信號f23為高電平時，所述運算放大器、第一反饋電容和第二反饋電容各端均接地而完成復位；所述第一模數轉換單元的采樣電容分別連接閾值電壓，獲取輸入信號和閾值電壓之間的電壓差，比較器預放大器對所述電壓差進行放大，比較器鎖存器在第六時鐘信號k2的下降沿觸發(fā)用于完成M1位模數轉換同時獲取1比特冗余位。概括而言，此時第一轉換級進行模數轉換操作，第二轉換級復位。第三時鐘信號f3和第四時鐘信號f23為高電平時，所述輔助電容一端連接于參考電壓+Vref或-Vref，所述第一反饋電容和第二反饋電容分別連接于所述運算放大器的反相輸入端和輸出端，第七時鐘信號k3為高電平時所述輔助電容的另一端連接于所述第一反饋電容、第二反饋電容以及運算放大器的反相輸入端，則所述輔助電容、第一反饋電容、第二反饋電容以及運算放大器構成一個開關電容電荷轉移放大器，將所述輔助電容上的電荷轉移到第一反饋電容、第二反饋電容上；所述M2+0.5位ADC，接收運算放大器的輸出，在第七時鐘信號k3的下降沿觸發(fā)用于完成M2位模數轉換同時獲取0.5比特冗余位并輸出n路第二判別指示。概括而言，此時第一轉換級和第二轉換級配合而轉移電荷，第二轉換級獲取余差信號，并進行模數轉換操作。由上所述，可以了解的是，本發(fā)明之中，運算放大器2和輔助電容5、第一反饋電容7、第二反饋電容6，在第二轉換級20獲取第一模擬余差信號的過程之中，需相互配合而實現(xiàn)電荷轉移，因此在相互配合而實現(xiàn)電荷轉移之前，需要設置令運算放大器2、第一反饋電容7和第二反饋電容6復位的復位相。同時，由于本發(fā)明的設計省略了采樣保持放大器的結構，因此，第一轉換級10在輸入采樣后，還需要將采樣的輸入與閾值相減、相減后的差值放大、觸發(fā)比較等操作，才能完成模數轉換，因此在第一轉換級的采樣相（第一時鐘信號f1為高電平）和放大相（第三時鐘信號f3為高電平）之間需要增加單獨的時鐘脈沖（第二時鐘信號f2）。而在本設計中，恰好利用增加單獨的時鐘脈沖（第二時鐘信號f2）作為第一轉換級和第二轉換級電容相互配合而實現(xiàn)電荷轉移所需的復位相時鐘時間，達到了復位相時鐘共享利用的目的。需要說明的是，為便于說明電路工作原理，本發(fā)明所給出的實施例都僅采用了單端設計接收一路輸入電壓Vi，本領域技術人員可以將單端設計推廣到差分設計，而令電路接收差分輸入電壓。本發(fā)明的實施例具有以下的優(yōu)點：（一）與如圖1所示的現(xiàn)有的流水線結構模數轉換器的前端電路相比，本發(fā)明通過使用第一轉換級直接對輸入信號進行采樣并獲取第一模擬余差信號，省略了采樣保持放大器（SHA），能夠改善功耗和噪聲指標；（二）通過使用與現(xiàn)有技術相同的時間獲得了兩級模數轉換結果，降低了轉換延遲。以上所述，僅為本發(fā)明的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內，可輕易想到的變化或替換，都應涵蓋在本發(fā)明的保護范圍之內。因此，本發(fā)明的保護范圍應以權利要求的保護范圍為準。