專利名稱：一種高速低功耗的cmos全加器及其運算方法
技術領域：
本發(fā)明涉及數(shù)字集成電路設計技術領域，尤其涉及一種高速低功耗的CMOS全加器及其運算方法。
背景技術：
在大規(guī)模集成電路的發(fā)展歷程中，數(shù)據(jù)運算一直扮演著重要的角色。而加法運算是常見的數(shù)據(jù)運算(求和、減法、乘法、除法和冪指數(shù)運算等)系統(tǒng)中最基礎、最核心的部分。在一些基本的數(shù)字系統(tǒng)包括數(shù)字信號處理(DSP)、中央處理器(CPU)、算術邏輯單元(ALU)以及數(shù)模轉換器(ADC)中，加法器更是必不可少的組成部分。正是由于加法運算如此廣泛的應用，對于高性能加法器的設計一直都是眾多學者研究的熱點。隨著便攜式設備的增多，集成電路對于體積和功耗的要求也更加嚴格，所以許多功耗低、體積小的全加器電路被設計出來。但是除了功耗和體積之外，對于全加器性能的評價另一個重要的方面就是電路工作的速度。因為全加器的速度直接決定了整個數(shù)字系統(tǒng)的運算速度和時鐘頻率，所以提高全加器單元的速度也至關重要。構成全加器的邏輯形式有很多，可以是傳輸門結構或者動態(tài)電路結構或者CMOS邏輯形式等等?；诓煌壿嬓问降碾娐肪哂胁煌奶攸c和優(yōu)勢，其中CMOS邏輯電路最大的優(yōu)勢在于它的健壯性。CMOS邏輯電路不僅有很強的驅動能力，同時還具有泄露電流小，輸出電壓全擺幅和抗干擾能力強等優(yōu)點。而隨著集成電路在工業(yè)、生活、研究中的廣泛應用，現(xiàn)實需求對集成電路的速度和功耗提出了更高的要求。所以合理的設計出一個高速低功耗的全加器單元電路就具有重要的意義。對于傳統(tǒng)CMOS加法器，I位的全加器單元有3個輸入信號(A、B、Cin)和兩個輸出信號(S和Co)。輸出信號中S是本位和,Co是進位輸出信號。兩個輸出信號可以分別表不為:
Co=AB+ACin+BCin=AB+(A+B)Cin (I)S=A@B Cin=(AfB+Cin)Z^+ABCin(2)根據(jù)(I)和⑵構建出的28個晶體管CMOS邏輯的全加器電路結構如圖1所示。圖1中的全加器設計是現(xiàn)實應用中很廣泛的一個經(jīng)典設計。上述傳統(tǒng)CMOS全加器有很好的健壯性和驅動能力，但是存在一些影響速度和功耗的問題。第一，由于晶體管的并聯(lián)，存在節(jié)點電容較大的問題，如圖1中的節(jié)點N1、N2、N3、N4。第二，由于晶體管的串聯(lián)，存在較長的充放電通路的問題。如圖1中的充電路徑Mp I O-Mp 11 -Mp 12，和放電路徑 Mn I O-Mn 11 -Mn 12。第三，由于輸入的信號所需要驅動的晶體管數(shù)目較多，存在輸入負載過大的問題，如I圖中A和B分別需要驅動8個晶體管，Cin需要驅動6個晶體管。上述三種問題，使得全加器電路在速度和功耗上存在很大的局限。

發(fā)明內(nèi)容
(一)要解決的技術問題針對上述缺陷，本發(fā)明要解決的技術問題是如何設計出更高性能的全加器單元電路，在保證傳統(tǒng)CMOS良好的驅動能力和健壯性的同時，減少內(nèi)部冗余節(jié)點和節(jié)點電容，減小輸入信號的負載，減少晶體管的數(shù)目，從而提高加法器的速度(尤其是進位鏈的速度)以及降低電路的功耗。(二)技術方案為解決上述問題，本發(fā)明提供了一種高速低功耗的CMOS全加器，所述CMOS全加器包括:所述CMOS全加器包括:異或和同或產(chǎn)生電路(I)、進位輸出電路(2)和求本位和電路(3)；所述異或和同或產(chǎn)生電路(I)用于產(chǎn)生中間信號，包括:PM0S管Mpl，Mp2，Mp3和NMOS管Mnl，Mn2，Mn3共6個晶體管，所述中間信號包括異或信號P和同或信號P ;；所述異或和同或產(chǎn)生電路(I)和所述進位輸出電路(2)共同產(chǎn)生進位輸出信號，其中所述進位輸出電路(2)包括:第一 PMOS通路和第一 NMOS通路串聯(lián)，再連接第一反相器產(chǎn)生進位輸出信號；所述異或和同或產(chǎn)生電路(I)、所述進位輸出電路(2 )和所述求本位和電路(3 )共同產(chǎn)生所述CMOS全加器的本位和輸出信號，其中所述求本位和電路(3)包括:第二 PMOS通路和第二 NMOS通路串 聯(lián)，再連接第二反相器產(chǎn)生本位和輸出信號。 進一步地，所述進位輸出電路(2 )中的第一 PMOS通路是由PMOS晶體管Mp4和PMOS晶體管Mp5串聯(lián)，Ml模塊和PMOS晶體管Mp7串聯(lián)，兩支PMOS的輸出再進行并聯(lián)得到，其中所述Ml模塊包括所述同或信號P控制的PMOS晶體管Mp6。進一步地，所述進位輸出電路(2 )中的第一 NMOS通路是由NMOS晶體管Mn4和NMOS晶體管Mn5串聯(lián)，NMOS晶體管Mn6和M2模塊串聯(lián)，兩支NMOS的輸出再并聯(lián)得到，其中所述M2模塊包括所述異或信號P控制的NMOS晶體管Mn7。進一步地，所述求本位和電路(3)中的第二 PMOS通路是由M3模塊和PMOS晶體管Mp9串聯(lián)，M5模塊和PMOS晶體管Mpll串聯(lián)，兩支PMOS輸出再并聯(lián)得到，其中所述M3模塊包括所述同或信號聲控制的PMOS晶體管Mp8，所述M5模塊包括所述異或信號P控制的PMOS晶體管MplO。進一步地，所述求本位和電路(3 )中的第二 NMOS通路是由NMOS晶體管Mn8和M4模塊串聯(lián)，NMOS晶體管MnlO和M6模塊串聯(lián)，兩支NMOS輸出再并聯(lián)得到，其中所述M4模塊包括所述異或信號P控制的NMOS晶體管Mn9，所述M6模塊包括所述同或信號聲控制的NMOS晶體管MnlI。為解決上述技術問題，本發(fā)明還提供了一種高速低功耗的CMOS全加器的運算方法，所述方法包括:S1、輸入信號A和信號B，所述異或和同或產(chǎn)生電路(I)產(chǎn)生所述信號A和所述信號B的異或信號P和同或信號7
S2、所述進位輸出電路(2)計算得到進位輸出信號；S3、所述求本位和電路(3)計算得到所述本位和輸出信號。進一步地，所述步驟S2中計算進位輸出信號時和所述步驟S3中計算所述本位和輸出信號，還包括之前的計算結果經(jīng)過反相器的進行取反。(三)有益效果本發(fā)明提供了一種高速低功耗的CMOS全加器及其運算方法，將傳統(tǒng)CMOS全加器進行改進和優(yōu)化，具有以下優(yōu)點:第一、通過將并聯(lián)兩個或者三個晶體管等效為一個晶體管，減少了晶體管的數(shù)目和節(jié)點電容，提高了運行速度，降低了功耗。第二、通過將串聯(lián)的兩個晶體管等效為一個晶體管，減少了晶體管的數(shù)目，縮短了充放電路徑，提高了運行速度，降低了功耗。第三、通過優(yōu)化和等效，將輸入信號A、B驅動的晶體管數(shù)目減少(各從8個減小到6個)，將輸入信號Cin驅動的晶體管數(shù)目減少(從6個減少到4個)，提高了速度，降低了功耗。綜上，本發(fā)明具有較少的晶體管數(shù)目，較小的節(jié)點電容，較小的輸入負載，從而較明顯的提高了速度，降低了功耗，尤其在構成N位加法器時可以較大的提高工作速度和降低功耗。


圖1為現(xiàn)有的 傳統(tǒng)CMOS全加器單元示意圖，分為兩部分，(a)為進位輸出信號，(b)為求本位和電路輸出。圖2是本發(fā)明實施例一中的異或和同或產(chǎn)生電路；圖3是本發(fā)明實施例一中的一種高速低功耗的CMOS全加器單元示意圖；圖4是本發(fā)明實施例二中的一種高速低功耗的CMOS全加器運算方法的流程圖；圖5是采用本發(fā)明提供的全加器和運算方法得到的仿真驗證原理圖。
具體實施例方式下面結合附圖和實施例，對本發(fā)明的具體實施方式
作進一步詳細描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。實施例一本發(fā)明實施例一中提供了一種高速低功耗的CMOS全加器，所述CMOS全加器具體包括:異或和同或產(chǎn)生電路1、進位輸出電路2和求本位和電路3。其中異或和同或產(chǎn)生電路I如圖2所示，用于產(chǎn)生中間信號，包括:PM0S管MdI,Mp2，Mp3和NMOS管Mnl，Mn2，Mn3共6個晶體管，中間信號包括異或信號P和同或彳],J進位輸出電路2和求本位和電路3如圖3所示，異或和同或產(chǎn)生電路I和進位湔出電路2共同產(chǎn)生進位輸出信號，其中進位輸出電路2包括:第一 PMOS通路和第一 NMOS通路串聯(lián)，再連接第一反相器產(chǎn)生進位輸出信號Co。其中第一 PMOS通路是由PMOS晶體管Mp4和PMOS晶體管Mp5串聯(lián)，Ml模塊和PMOS晶體管Mp7串聯(lián)，兩支PMOS的輸出再進行并聯(lián)得到的。Ml模塊包括同或信號P控制的PMOS晶體管Mp6。本實施例中用Ml模塊替代圖1中傳統(tǒng)CMOS全加器模塊Cl，即將由A、B控制的并聯(lián)的PMOS晶體管Mp3和Mp4用A、B同或產(chǎn)生的同或信號歹控制的PMOS管Mp6替代。第一 NMOS通路是由NMOS晶體管Mn4和NMOS晶體管Mn5串聯(lián)，NMOS晶體管Mn6和M2模塊串聯(lián)，兩支NMOS的輸出再并聯(lián)得到的。進位輸出M2模塊包括進位輸出異或信號P控制的NMOS晶體管Mn7。本實施例中用M2模塊替代圖1中傳統(tǒng)CMOS全加器模塊C2，即將由A、B控制的并聯(lián)的NMOS晶體管Mn4和Mn5用A、B異或產(chǎn)生的異或信號P控制的NMOS管Mn6替代。異或和同或產(chǎn)生電路1、進位輸出電路2和求本位和電路3共同產(chǎn)生CMOS全加器的本位和輸出信號，其中求本位和電路3包括:第二 PMOS通路和第二 NMOS通路串聯(lián)，再連接第二反相器產(chǎn)生本位和輸出信號S。第二 PMOS通路是由M3模塊和PMOS晶體管Mp9串聯(lián)，M5模塊和PMOS晶體管Mp 11串聯(lián)，兩支PMOS輸出再并聯(lián)得到的。其中M3模塊包括所述同或信號p控制的PMOS晶體管Mp8，M5模塊包括異或信號P控制的PMOS晶體管MplO。本實施例中用M3模塊替代圖1中傳統(tǒng)CMOS全加器模塊C3，即將由A、B、Cin控制的并聯(lián)的PMOS晶體管Mp6、Mp7和Mp8用A、B同或產(chǎn)生的同或信號P控制的PMOS管Mp8替代。本實施例中用M5模塊替代圖1中傳統(tǒng)CMOS全加器模塊C5，即將由A、B控制的串聯(lián)的PMOS晶體管MplO和Mpll用A、B異或產(chǎn)生的異或信號P控制的PMOS管MplO替代。第二 NMOS通路是由NMOS晶體管Mn8和M4模塊串聯(lián)，NMOS晶體管Mn 10和M6模塊串聯(lián)，兩支匪OS輸出再并聯(lián)得到的。其中M4模塊包括異或信號P控制的NMOS晶體管Mn9，M6模塊包括同或信號聲在制的NMOS晶體管Mnll。

本實施例中用M4模塊替代圖1中傳統(tǒng)CMOS全加器模塊C4，即將由A、B、Cin控制的并聯(lián)的PMOS晶體管Mn7、Mn8和Mn9用A、B異或產(chǎn)生的異或信號P控制的NMOS管Mn9替代。本實施例中用M6模塊替代圖1中傳統(tǒng)CMOS全加器模塊C6，即將由A、B控制的串聯(lián)的NMOS晶體管Mnll和Mnl2用A、B同或產(chǎn)生的同或信號P控制的PMOS管Mnll替代。提高全加器的性能要提高處理速度和降低功耗，而提高處理速度就是要減小延遲時間。一、提高處理速度對于一個N位的加法器來說，其輸出端的延遲時間是與N相關的函數(shù)。如果對于每一位全加器，進位輸入Cin到進位輸出Co的延遲時間為Temy,進位輸入Cin到本位和的延遲時間為T■，那么對于整個加法器的延遲Tadtto可以表示為:Tadder= (N-1) Tcarry+TSUffl (3)可以看到?jīng)Q定一個全加器鏈的工作速度的關鍵參數(shù)在于Cin到Co的延遲時間Tcarry0所以降低Temy對于全加器速度的提高至關重要。而降低延遲時間Temy—方面可以通過降低全加器單元Co端的節(jié)點電容來提高進位輸出信號Co的產(chǎn)生速度，另一方面可以降低Cin的負載以降低低位全加器單元Co的負載，來提高進位信號傳遞的速度。圖3中改進的高速CMOS全加器就是通過降低Cin的負載，進而降低延遲時間Temy的。
二、降低功耗全加器功耗的降低體現(xiàn)在減小節(jié)點電容和管子數(shù)目上。本實施例一方面通過減少并聯(lián)管和串聯(lián)管的方式，減少了中間節(jié)點電容的充放電，從而降低功；另一方面，通過總體設計的優(yōu)化，將管子數(shù)目從28個減少到26個，也起到了降低功耗的作用。通過使用本實施例提供的CMOS全加器，異或和同或電路I采用六晶體管互補傳輸門全電壓擺幅的電路結構；進位輸出電路2和求和輸出電路2采用傳統(tǒng)的CMOS互補對稱結構。本發(fā)明在保證傳統(tǒng)CMOS全加器良好的驅動能力和健壯性的同時，減少了全加器單元的中間節(jié)點和電容，減小了輸入信號的負載，減少了所需要的晶體管數(shù)量，與傳統(tǒng)CMOS全加器相比，在提高了速度的同時，也降低了功耗。當全加器單元構成N位紋波進位加法器鏈的時候，這種高速和低功耗的優(yōu)勢更加明顯。實施例二本發(fā)明實施例二中提供了一種使用實施例一中的高速低功耗的CMOS全加器的運算方法，步驟流程如圖4所示，具體包括以下步驟:步驟S1、輸入信號A和信號B，異或和同或產(chǎn)生電路I產(chǎn)生信號A和信號B的異或信號P和同或信號P。步驟S2、進位輸出電路2計算得到進位輸出信號。步驟S3、求本位和電路3計算得到本位和輸出信號。步驟S2中計算進位輸出信號時和步驟S3中計算本位和輸出信號，還包括之前的計算結果經(jīng)過反相器的進行 取反。仿真結果:1、I位全加器通過對I位全加器電路進行仿真，采用smic65nm的工藝庫(電源電壓1.2V,工作頻率200MHz，室溫環(huán)境)，利用HSPICE對傳統(tǒng)經(jīng)典的28管全加器和本發(fā)明提出的結構進行仿真對比。
權利要求
1.一種高速低功耗的CMOS全加器，其特征在于，所述CMOS全加器包括:異或和同或產(chǎn)生電路(I)、進位輸出電路(2)和求本位和電路(3)； 所述異或和同或產(chǎn)生電路(I)用于產(chǎn)生中間信號，包括:PM0S管Mpl，Mp2, Mp3和NMOS管Mnl, Mn2, Mn3共6個晶體管,所述中間信號包括異或信號P和同或信^/人'; 所述異或和同或產(chǎn)生電路(I)和所述進位輸出電路(2)共同產(chǎn)生進位輸出信號，其中所述進位輸出電路(2)包括:第一 PMOS通路和第一 NMOS通路串聯(lián)，再連接第一反相器產(chǎn)生進位輸出信號； 所述異或和同或產(chǎn)生電路(I)、所述進位輸出電路(2)和所述求本位和電路(3)共同產(chǎn)生所述CMOS全加器的本位和輸出信號，其中所述求本位和電路(3)包括:第二 PMOS通路和第二 NMOS通路串聯(lián)，再連接第二反相器產(chǎn)生本位和輸出信號。
2.如權利要求1所述的CMOS全加器，其特征在于，所述進位輸出電路(2)中的第一PMOS通路是由PMOS晶體管Mp4和PMOS晶體管Mp5串聯(lián)，Ml模塊和PMOS晶體管Mp7串聯(lián)，兩支PMOS的輸出再進行并聯(lián)得到，其中所述Ml模塊包括所述同或信號P控制的PMOS晶體管 Mp6。
3.如權利要求1所述的CMOS全加器，其特征在于，所述進位輸出電路(2)中的第一NMOS通路是由NMOS晶體管Mn4和NMOS晶體管Mn5串聯(lián)，NMOS晶體管Mn6和M2模塊串聯(lián)，兩支NMOS的輸出再并聯(lián)得到，其中所述M2模塊包括所述異或信號P控制的NMOS晶體管Mn7。
4.如權利要求1所述的CMOS全加器，其特征在于，所述求本位和電路(3)中的第二PMOS通路是由M3模塊和PMOS晶體管Mp9串聯(lián)，M5模塊和PMOS晶體管Mp 11串聯(lián)，兩支PMOS輸出再并聯(lián)得到，其中所述M3模塊 包括所述同或信號P控制的PMOS晶體管Mp8，所述M5模塊包括所述異或信號P控制的PMOS晶體管MplO。
5.如權利要求1所述的CMOS全加器，其特征在于，所述求本位和電路(3)中的第二NMOS通路是由NMOS晶體管Mn8和M4模塊串聯(lián)，NMOS晶體管Mn IO和M6模塊串聯(lián)，兩支NMOS輸出再并聯(lián)得到，其中所述M4模塊包括所述異或信號P控制的NMOS晶體管Mn9，所述M6模塊包括所述同或信號歹控制的NMOS晶體管Mnl I。
6.一種利用權利要求1-5任一項所述CMOS全加器的運算方法，其特征在于，所述方法包括以下步驟: 51、輸入信號A和信號B，所述異或和同或產(chǎn)生電路(I)產(chǎn)生所述信號A和所述信號B的異或信號P和同或信號聲； 52、所述進位輸出電路(2)計算得到進位輸出信號Co； 53、所述求本位和電路(3)計算得到所述本位和輸出信號S。
7.如權利要求6所述的運算方法，其特征在于，所述步驟S2中計算進位輸出信號時和所述步驟S3中計算所述本位和輸出信號，還包括之前的計算結果經(jīng)過反相器的進行取反。
全文摘要
本發(fā)明公開了一種高速低功耗的CMOS全加器及其運算方法，所述全加器包括異或和同或產(chǎn)生電路、進位輸出電路和求本位和電路；異或和同或產(chǎn)生電路用于產(chǎn)生中間信號異或信號P和同或信號異或和同或產(chǎn)生電路和進位輸出電路共同產(chǎn)生進位輸出信號；異或和同或產(chǎn)生電路、進位輸出電路和求本位和電路共同產(chǎn)生CMOS全加器的本位和輸出信號。本發(fā)明在保證傳統(tǒng)CMOS全加器良好的驅動能力和健壯性的同時，減少全加器的中間節(jié)點和電容，減小輸入信號的負載，減少使用晶體管的數(shù)量，在提高速度的同時，也降低功耗。當全加器單元構成Ｎ位紋波進位加法器鏈的時候，這種高速和低功耗的優(yōu)勢將更加明顯。
文檔編號H03K19/0948GK103227635SQ20131015656
公開日2013年7月31日 申請日期2013年4月28日 優(yōu)先權日2013年4月28日
發(fā)明者賈嵩, 呂世公, 劉黎, 王源, 張鋼剛 申請人:北京大學