專利名稱：一種基于cmos工藝的tandor門電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種由高低兩種閾值的MOS管構(gòu)成的三值“與或”復(fù)合門電路 TANDOR。
背景技術(shù)：
CMOS門電路的設(shè)計(jì)方法有二:具有恒定傳輸源的設(shè)計(jì)法和具有可變傳輸源的設(shè)計(jì)法。由于用后者設(shè)計(jì)的電路不具備信號(hào)整形的功能，所以其信號(hào)穩(wěn)定性差，抗干擾能力弱。因此，常用的門電路都是采用恒定傳輸源的CMOS電路設(shè)計(jì)方法來(lái)設(shè)計(jì)的。本發(fā)明中提及的門電路都是采用恒定傳輸源的CMOS電路設(shè)計(jì)方法來(lái)設(shè)計(jì)的。三值信號(hào)(變量)的基本運(yùn)算:“與”運(yùn)算和“或”運(yùn)算，分別被定義為信號(hào)的取小運(yùn)算和取大運(yùn)算與”運(yùn)算用“η”表示，“或”運(yùn)算用“U”表示。這兩種運(yùn)算分別可由CMOS三值基本與門電路(TAND)[1]和三值基本或門電路(TOR)[1]實(shí)現(xiàn)。這兩個(gè)門電路從輸入到輸出都經(jīng)過(guò)兩級(jí)MOS管，且都使用了 12個(gè)MOS管[1]。要實(shí)現(xiàn)四個(gè)三值變量的“與或”運(yùn)算，即實(shí)現(xiàn)函數(shù)表達(dá)式:Y = (A η B) U (C n D)，其中輸入變量A、B、C和D為三值輸入變量，即A，B，C，D e {0，I，2}，從目前的現(xiàn)有技術(shù)[1 3]來(lái)看，需要用兩個(gè)“與”門電路和一個(gè)“或”門電路予以實(shí)現(xiàn)。這樣，實(shí)現(xiàn)四個(gè)三值變量的“與或”運(yùn)算需要經(jīng)過(guò)四級(jí)MOS管，共用36個(gè)MOS管 。這種用基本門電路構(gòu)成的三值數(shù)字電路的缺點(diǎn)是:電路復(fù)雜，連線和元器件用得過(guò)多；從輸入到輸出的路徑過(guò)長(zhǎng)，電路的工作性能不高。參考文獻(xiàn):[I]吳訓(xùn)威.多值邏輯電路設(shè)計(jì)原理[M].杭州:杭州大學(xué)出版社，1994.
[2]ffu, X., Prosser, F.:Design of ternary CMOS circuits based ontransmission function theory, International Journal of Electronics, 1988 ；65 (5):891-905[3]Prosser,F.,Wu,X.,Chen,X.CMOS Ternary Flip-Flops&Their Applications.1EE Proceedings on Computer&Digital Techniquesl988 ; 135 (5):266-272.
發(fā)明內(nèi)容針對(duì)用基本門電路實(shí)現(xiàn)三值“與或”運(yùn)算而出現(xiàn)的電路復(fù)雜和工作效率低下的問(wèn)題，本發(fā)明的目的就是發(fā)明一個(gè)能實(shí)現(xiàn)三值“與或”運(yùn)算的單個(gè)復(fù)合門電路。它將基本的“與”運(yùn)算和“或”運(yùn)算集成在單個(gè)電路里，由該單個(gè)門電路實(shí)現(xiàn)三值四變量的“與或”運(yùn)算，即實(shí)現(xiàn)函數(shù)表達(dá)式:y= (A η B) U (c n d)，以降低電路的復(fù)雜度，提高電路的工作性能和效率。本發(fā)明采取的技術(shù)方案是:根據(jù)傳輸電壓開(kāi)關(guān)理論，用MOS管從開(kāi)關(guān)級(jí)來(lái)構(gòu)建三值“與或”復(fù)合門(TANDOR)，而非現(xiàn)有技術(shù)的門級(jí)來(lái)實(shí)現(xiàn)“與或”運(yùn)算。上述的三值“與或”復(fù)合門(TANDOR)包含如下技術(shù)特征:①設(shè)計(jì)一個(gè)閾值為0.5的四變量“與或非”復(fù)合門來(lái)產(chǎn)生控制信號(hào)NI ；②設(shè)計(jì)一個(gè)閾值為1.5的四變量“與或非”復(fù)合門來(lái)產(chǎn)生控制信號(hào)N2 ；③用控制信號(hào)NI和N2去控制形成三值“與或”復(fù)合門的輸出信號(hào)Y。因?yàn)閺乃妮斎胱兞緼、B、C和D到產(chǎn)生控制信號(hào)NI和N2為一級(jí)MOS管傳輸，從控制信號(hào)NI和N2到形成三值“與或”復(fù)合門的輸出信號(hào)Y，又為一級(jí)MOS管傳輸，所以新設(shè)計(jì)的四變量三值“與或”復(fù)合門TANDOR為兩級(jí)MOS管結(jié)構(gòu)，共用掉20個(gè)MOS管。因此該單個(gè)復(fù)合門電路TANDOR比現(xiàn)有技術(shù)實(shí)現(xiàn)四個(gè)三值變量的“與或”運(yùn)算，要節(jié)省元器件的數(shù)量，共節(jié)省了 16個(gè)MOS管的使用量，節(jié)省幅度為44%。而且本發(fā)明的單個(gè)復(fù)合門電路從輸入到輸出的路徑為兩級(jí)MOS管，比現(xiàn)有技術(shù)的四級(jí)降低了一半。總之，本發(fā)明降低了電路的復(fù)雜度，減少了元器件和連線的數(shù)量，提高了電路的工作性能和效率。


下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。圖1是基于CMOS工藝的四輸入變量的三值“與或”復(fù)合門電路TANDOR的電路圖。圖2是圖1所示電路中四個(gè)三值輸入變量A、B、C、D和一個(gè)三值輸出信號(hào)Y的瞬態(tài)波形圖。
具體實(shí)施方式
根據(jù)本發(fā)明的技術(shù)方案，要實(shí)現(xiàn)三值四變量“與或”運(yùn)算，即實(shí)現(xiàn)函數(shù)表達(dá)式:y = (A η B) u (c n D)，可根據(jù)傳輸電壓開(kāi)關(guān)理論對(duì)該表達(dá)式進(jìn)行開(kāi)關(guān)級(jí)變換，其開(kāi)關(guān)級(jí)的函數(shù)表達(dá)式如式(I)所示，
權(quán)利要求
1.一種基于CMOS工藝的三值“與或”復(fù)合門電路TANDOR(Ternary AND-0R)，其特征在于:將三值基本運(yùn)算:“與”運(yùn)算和“或”運(yùn)算集成在單個(gè)電路里，由單個(gè)門電路實(shí)現(xiàn)四個(gè)三值變量 的兩次三值“與”運(yùn)算和一次三值“或”運(yùn)算的功能。
全文摘要
本發(fā)明設(shè)計(jì)了一種基于CMOS工藝的TANDOR門電路，該門電路包括第一、第二、第三和第四高閾P(yáng)MOS管；第一、第二、第三和第四高閾NMOS管；第一、第二、第三、第四、第五和第六低閾P(yáng)MOS管；第一、第二、第三、第四、第五和第六低閾NMOS管。跟現(xiàn)有技術(shù)比較，該TANDOR門電路的優(yōu)點(diǎn)是本發(fā)明在保證功能正確的前提下，降低了電路的復(fù)雜度，少用了16個(gè)MOS管；而且經(jīng)分析比較表明，本發(fā)明的TANDOR門電路的關(guān)鍵路徑比現(xiàn)有技術(shù)的電路短，縮短了電路的傳輸延遲時(shí)間，提高了電路的性能。
文檔編號(hào)H03K19/20GK103248355SQ20131019269
公開(kāi)日2013年8月14日 申請(qǐng)日期2013年5月20日 優(yōu)先權(quán)日2013年5月20日
發(fā)明者郎燕峰 申請(qǐng)人:浙江工商大學(xué)