一種用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的制造方法
【專利摘要】本發(fā)明提供了一種用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，包括：前置放大器，包括靜態(tài)放大器、第一輸入失調(diào)存儲電容和第二輸入失調(diào)存儲電容，所述第一輸入失調(diào)存儲電容、所述第二輸入失調(diào)存儲電容分別串聯(lián)于所述靜態(tài)放大器的正相輸入端、所述靜態(tài)放大器的反相輸入端，以在失調(diào)消除階段存儲所述靜態(tài)放大器的失調(diào)電壓；動態(tài)放大器，用于放大所述前置放大器的輸出信號；動態(tài)鎖存器，用于放大所述動態(tài)放大器的輸出信號，并將放大后的信號轉(zhuǎn)換為數(shù)字邏輯電平。本發(fā)明包括采用失調(diào)消除技術(shù)的前置放大器，并使用有源電阻對前置放大器的帶寬進(jìn)行了優(yōu)化，在保證高速度的同時，可以有效減少失調(diào)電壓，并且采用了功耗小的動態(tài)放大器所以能降低功耗。
【專利說明】—種用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種動態(tài)比較器，尤其涉及一種用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器。

【背景技術(shù)】
[0002]比較器作為流水線A/D (模/數(shù))轉(zhuǎn)換器的重要構(gòu)成單元，其性能對流水線A/D轉(zhuǎn)換器有著重要的影響。隨著流水線A/D轉(zhuǎn)換器向高速高精度方向發(fā)展，對其內(nèi)部子電路，特別是比較器的要求越來越高。在流水線A/D轉(zhuǎn)換器的MDAC (乘法數(shù)模轉(zhuǎn)換器)中，內(nèi)部的多個比較器需要把該級輸入模擬電壓信號轉(zhuǎn)化成后續(xù)電路所需的邏輯電平，再通過D/A (數(shù)/模)轉(zhuǎn)換器將邏輯電平信號轉(zhuǎn)換成模擬電壓信號，最終進(jìn)行減法運算得到余差。通常比較器的傳輸時延占用了 MDAC模塊中運放的建立時間，限制了整個流水線A/D轉(zhuǎn)換器的速度?，F(xiàn)有的比較器結(jié)構(gòu)包括:多級開環(huán)比較器、鎖存比較器、動態(tài)比較器和預(yù)放大鎖存比較器。其中，多級開環(huán)比較器由于受到帶寬的限制，難以做到高速度，而鎖存比較器雖然滿足速度高，但踢回噪聲比較大，從而難以做到高精度。所以一般的高速高精度比較器采用預(yù)放大鎖存比較器結(jié)構(gòu)，以滿足速度和精度的要求。現(xiàn)有技術(shù)中至少存在如下問題:一般預(yù)放大鎖存比較器只關(guān)注減小鎖存器的踢回噪聲，而沒有關(guān)注前置放大器的失調(diào)，這嚴(yán)重影響了比較器的精度，限制了 CMOS (Complementary Metal Oxide Semiconductor,互補金屬氧化物半導(dǎo)體)比較器在高速高精度模數(shù)轉(zhuǎn)換器中的應(yīng)用。


【發(fā)明內(nèi)容】

[0003]本發(fā)明的主要目的在于提供一種用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，在保證高速度的同時，可以有效減少失調(diào)電壓，并能降低功耗。
[0004]為了達(dá)到上述目的，本發(fā)明提供了一種用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，包括:
[0005]前置放大器，包括靜態(tài)放大器、第一輸入失調(diào)存儲電容和第二輸入失調(diào)存儲電容，所述第一輸入失調(diào)存儲電容、所述第二輸入失調(diào)存儲電容分別串聯(lián)于所述靜態(tài)放大器的正相輸入端、所述靜態(tài)放大器的反相輸入端，以在失調(diào)消除階段存儲所述靜態(tài)放大器的失調(diào)電壓；
[0006]動態(tài)放大器，用于放大所述前置放大器的輸出信號；
[0007]動態(tài)鎖存器，用于放大所述動態(tài)放大器的輸出信號，并將放大后的信號轉(zhuǎn)換為數(shù)字邏輯電平。
[0008]實施時，所述前置放大器為全差分結(jié)構(gòu)。
[0009]實施時，所述前置放大器的反相輸出端與所述動態(tài)放大器的正相輸入端連接；所述前置放大器的正相輸出端與所述動態(tài)放大器的反相輸入端連接；
[0010]所述動態(tài)放大器的反相輸出端與所述動態(tài)鎖存器的正相輸入端連接；所述動態(tài)放大器的正相輸出端與所述動態(tài)鎖存器的反相輸入端連接。
[0011]實施時，本發(fā)明所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，還包括第一時鐘開關(guān)、第二時鐘開關(guān)、第三時鐘開關(guān)、第四時鐘開關(guān)、第五時鐘開關(guān)和第六時鐘開關(guān);
[0012]正參考電壓通過依次串聯(lián)的所述第二時鐘開關(guān)和所述第一輸入失調(diào)存儲電容輸入所述靜態(tài)放大器的正相輸入端；
[0013]正輸入電壓通過依次串聯(lián)的所述第一時鐘開關(guān)和所述第一輸入失調(diào)存儲電容輸入所述靜態(tài)放大器的正相輸入端；
[0014]負(fù)參考電壓通過依次串聯(lián)的所述第三時鐘開關(guān)和所述第二輸入失調(diào)存儲電容輸入所述靜態(tài)放大器的反相輸入端；
[0015]負(fù)輸入電壓通過依次串聯(lián)的所述第四時鐘開關(guān)和所述第二輸入失調(diào)存儲電容輸入所述靜態(tài)放大器的反相輸入端；
[0016]所述靜態(tài)放大器的正相輸入端和反相輸出端之間連接有所述第五時鐘開關(guān)；
[0017]所述靜態(tài)放大器的反相輸入端和正相輸出端之間連接有第六時鐘開關(guān)；
[0018]所述第二時鐘開關(guān)、所述第三時鐘開關(guān)、所述第五時鐘開關(guān)和所述第六時鐘開關(guān)由第一時鐘信號控制；
[0019]所述第一時鐘開關(guān)和所述第四時鐘開關(guān)由第二時鐘信號控制；
[0020]所述第一時鐘信號和所述第二時鐘信號反向。
[0021]實施時，所述靜態(tài)放大器包括:
[0022]正相輸入NMOS管，柵極與所述靜態(tài)放大器的正相輸入端連接；
[0023]正相隔離NMOS管，柵極接入控制電壓，源極與所述正相輸入NMOS管的漏極連接，漏極與所述靜態(tài)放大器的反相輸出端連接；
[0024]反相輸入NMOS管，柵極與所述靜態(tài)放大器的反相輸入端連接；
[0025]反向隔離NMOS管，源極與所述反相輸入NMOS管的漏極連接，漏極與所述靜態(tài)放大器的正相輸出端連接；
[0026]所述正相隔尚NMOS管的柵極和所述反向隔尚NMOS管的柵極相互連接；所述正相輸入NMOS管的源極和所述反相輸入NMOS管的源極通過偏置電流源與驅(qū)動電源的低電平輸出端連接；
[0027]第一二極管接法的PMOS管，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述靜態(tài)放大器的正相輸出端連接；
[0028]第二二極管接法的PMOS管，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述靜態(tài)放大器的反相輸出端連接；
[0029]第一負(fù)電阻PMOS管，柵極與所述靜態(tài)放大器的正相輸出端連接，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述靜態(tài)放大器的反相輸出端連接；
[0030]第二負(fù)電阻PMOS管，柵極與所述靜態(tài)放大器的反相輸出端連接，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述靜態(tài)放大器的正相輸出端連接；
[0031]第一有源電阻，連接于所述第一二極管接法的PMOS管的柵極和所述靜態(tài)放大器的正相輸出端之間；
[0032]以及，第二有源電阻，連接于所述第二二極管接法的PMOS管的柵極和所述靜態(tài)放大器的反相輸出端之間。
[0033]實施時，所述第一有源電阻包括第一有源電阻NMOS管和第一有源電阻PMOS管；所述第二有源電阻包括第二有源電阻匪OS管和第二有源電阻PMOS管；
[0034]所述第一有源電阻NMOS管，柵極與驅(qū)動電源的高電平輸出端連接，源極與所述靜態(tài)放大器的正相輸出端連接，漏極與所述第一二極管接法的PMOS管的柵極連接；
[0035]所述第一有源電阻PMOS管，柵極與驅(qū)動電源的低電平輸出端連接，源極與所述第一二極管接法的PMOS管的柵極連接，漏極與所述靜態(tài)放大器的正相輸出端連接；
[0036]所述第二有源電阻NMOS管，柵極與驅(qū)動電源的高電平輸出端連接，源極與所述靜態(tài)放大器的反相輸出端連接，漏極與所述第二二極管接法的PMOS管的柵極連接；
[0037]所述第二有源電阻PMOS管，柵極與驅(qū)動電源的低電平輸出端連接，源極與所述第二二極管接法的PMOS管的柵極連接，漏極與所述靜態(tài)放大器的反相輸出端連接。
[0038]實施時，所述第一有源電阻NMOS管的寬長比和第一有源電阻PMOS管的寬長比匹配，所述第二有源電阻NMOS管的寬長比和第二有源電阻PMOS管的寬長比匹配。
[0039]實施時，所述第一輸入失調(diào)存儲電容的第一端與所述靜態(tài)放大器的正相輸入端連接；
[0040]所述第二輸入失調(diào)存儲電容的第一端與所述靜態(tài)放大器的反相輸入端連接；
[0041 ] 所述前置放大器還包括:
[0042]由第二時鐘信號控制的第一時鐘控制NMOS管，連接于所述第一輸入失調(diào)存儲電容的第二端和正相輸入電壓輸出端之間；
[0043]由第一時鐘信號控制的第二時鐘控制NMOS管，連接于所述第一輸入失調(diào)存儲電容的第二端和正相參考電壓輸出端之間；
[0044]由第一時鐘信號控制的第三時鐘控制NMOS管，連接于所述第二輸入失調(diào)存儲電容的第二端和反相參考電壓輸出端之間；
[0045]由第二時鐘信號控制的第四時鐘控制NMOS管，連接于所述第二輸入失調(diào)存儲電容的第二端和反向輸入電壓輸出端之間。
[0046]實施時，所述動態(tài)鎖存器包括:
[0047]第一輸入NMOS管，柵極與所述動態(tài)放大器的正相輸出端連接，源極與驅(qū)動電源的低電平輸出端連接，漏極與所述動態(tài)鎖存器的反相輸出端連接；
[0048]第二輸入NMOS管，柵極與所述動態(tài)放大器的反相輸出端連接，源極與驅(qū)動電源的低電平輸出端連接，漏極與所述動態(tài)鎖存器的正相輸出端連接；
[0049]第一反向器，包括第一反向NMOS管和第一反向PMOS管；所述第一反向NMOS管，柵極與所述動態(tài)鎖存器的正相輸出端連接，源極與驅(qū)動電源的低電平輸出端連接，漏極與所述動態(tài)鎖存器的反相輸出端連接；所述第一反向NMOS管的漏極為所述第一反向器的輸出端；所述第一反向PMOS管，柵極與所述動態(tài)鎖存器的正相輸出端連接，源極與復(fù)位管的漏極連接，漏極與所述動態(tài)鎖存器的反相輸出端連接；所述第一反向PMOS管的漏極為所述第一反向器的輸出端；
[0050]第二反向器，包括第二反向NMOS管和第二反向PMOS管；所述第二反向NMOS管，柵極與所述動態(tài)鎖存器的反相輸出端連接，源極與驅(qū)動電源的低電平輸出端連接，漏極與所述動態(tài)鎖存器的正相輸出端連接；所述第二反向NMOS管的漏極為所述第二反向器的輸出端；所述第二反向PMOS管，柵極與所述動態(tài)鎖存器的反相輸出端連接，源極與復(fù)位管的漏極連接，漏極與所述動態(tài)鎖存器的正相輸出端連接；所述第二反向PMOS管的漏極為所述第二反向器的輸出端；
[0051]復(fù)位PMOS管，柵極接入復(fù)位控制時鐘信號，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述第一反向PMOS管和第二反向PMOS管的源極連接。
[0052]本發(fā)明所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，包括采用失調(diào)消除技術(shù)的前置放大器，在保證高速度的同時，可以有效減少失調(diào)電壓，并且采用了功耗小的動態(tài)放大器所以能降低功耗。

【專利附圖】

【附圖說明】
[0053]圖1是本發(fā)明一實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的結(jié)構(gòu)框圖；
[0054]圖2是該實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的連接示意圖；
[0055]圖2A是本發(fā)明所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的前置放大電路失調(diào)存儲階段的原理示意圖；
[0056]圖2B是本發(fā)明所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的前置放大電路放大階段的原理示意圖；
[0057]圖3A是本發(fā)明所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的前置放大器的一實施例的電路圖；
[0058]圖3B是本發(fā)明所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的動態(tài)放大器的一實施例的電路圖；
[0059]圖3C是本發(fā)明所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的動態(tài)鎖存器的一實施例的電路圖；
[0060]圖4是接入本發(fā)明所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器的第一時鐘信號CKl、第二時鐘信號CKlb、第三時鐘信號CK2和復(fù)位控制時鐘信號CK2b的時序圖。

【具體實施方式】
[0061]如圖1所示，本發(fā)明實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，包括:
[0062]前置放大器11，包括靜態(tài)放大器、第一輸入失調(diào)存儲電容和第二輸入失調(diào)存儲電容；
[0063]所述第一輸入失調(diào)存儲電容、所述第二輸入失調(diào)存儲電容分別串聯(lián)于所述靜態(tài)放大器的正相輸入端、所述靜態(tài)放大器的反相輸入端，以在失調(diào)消除階段存儲所述靜態(tài)放大器的失調(diào)電壓；
[0064]動態(tài)放大器12，用于放大所述前置放大器11的輸出信號，使得后級的等效輸入失調(diào)電壓進(jìn)一步減??；
[0065]動態(tài)鎖存器13,用于放大所述動態(tài)放大器12的輸出信號，并將放大后的信號轉(zhuǎn)換為數(shù)字邏輯電平。
[0066]本發(fā)明該實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，在前置放大器11中采用失調(diào)消除技術(shù)，此時能得到失調(diào)電壓小于0.5mV (毫伏)的比較器；所以所述前置放大器11的優(yōu)化提高了速度，并且能夠有效地減小動態(tài)比較器的輸入失調(diào)電壓，能夠很好的滿足高速高精度模數(shù)轉(zhuǎn)換器涉及的要求；并且本發(fā)明該實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，采用了功耗小的動態(tài)放大器12，所以能降低功耗。
[0067]具體的，所述前置放大器為全差分結(jié)構(gòu)。
[0068]具體的，如圖2所示，在本發(fā)明實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器中，
[0069]所述前置放大器11的反相輸出端與所述動態(tài)放大器12的正相輸入端連接；所述前置放大器11的正相輸出端與所述動態(tài)放大器12的反相輸入端連接；
[0070]所述動態(tài)放大器12的反相輸出端與所述動態(tài)鎖存器13的正相輸入端連接；所述動態(tài)放大器12的正相輸出端與所述動態(tài)鎖存器的反相輸入端13連接。
[0071]如圖2A、圖2B所示，所述前置放大器包括增益為Gl的靜態(tài)放大器111、失調(diào)電壓為Vffi的第一電壓源112，第一時鐘開關(guān)S1、第二時鐘開關(guān)S2、第三時鐘開關(guān)S3、第四時鐘開關(guān)S4、第五時鐘開關(guān)S5、第六時鐘開關(guān)S6、第一輸入失調(diào)存儲電容Cl和第二輸入失調(diào)存儲電容C2 ；
[0072]第一時鐘信號控制第二時鐘開關(guān)S2、第三時鐘開關(guān)S3、第五時鐘開關(guān)S5和第六時鐘開關(guān)S6 ；
[0073]第二時鐘信號控制第一時鐘開關(guān)SI和第四時鐘開關(guān)S4 ；
[0074]Vip是所述前置放大器的正相輸入電壓，Vrefp是所述前置放大器的正相參考電壓，Vin是所述前置放大器的反相輸入電壓，Vrefn是所述前置放大器的反向參考電壓；
[0075]Vout是所述前置放大器的輸出電壓；
[0076]所述靜態(tài)放大器111的正相輸入端與所述第一電壓源112的第一端連接；
[0077]所述第一電壓源112的第二端，通過所述第五時鐘開關(guān)S5與所述靜態(tài)放大器111的反相輸出端連接，并與所述第一輸入失調(diào)存儲電容Cl的第一端連接；
[0078]所述第一輸入失調(diào)存儲電容Cl的第二端,通過第一時鐘開關(guān)SI接入正相輸入電壓Vip，并通過第二時鐘開關(guān)S2接入正相參考電壓Vrefp ；
[0079]所述靜態(tài)放大器111的反相輸入端，與所述第二輸入失調(diào)存儲電容C2的第一端連接，并通過所述第六時鐘開關(guān)S6與所述靜態(tài)放大器111的正相輸出端連接；
[0080]所述第二輸入失調(diào)存儲電容C2的第二端，通過所述第三時鐘開關(guān)S3接入反向參考電壓Vrefn，并通過所述第四時鐘開關(guān)S4接入反相輸入電壓Vin ；
[0081]A節(jié)點是位于所述第一輸入失調(diào)存儲電容Cl和所述第一電壓源112之間的節(jié)點；
[0082]B節(jié)點是位于所述第二輸入失調(diào)存儲電容C2和所述前置放大器111的反相輸入端之間的節(jié)點；
[0083]Vab是A節(jié)點與B節(jié)點之間的電位差；
[0084]所述前置放大器工作時，如圖2A所示，當(dāng)?shù)诙r鐘開關(guān)S2、第三時鐘開關(guān)S3、第五時鐘開關(guān)S5和第六時鐘開關(guān)S6閉合，第一時鐘開關(guān)SI和第四時鐘開關(guān)S4斷開時，由
[0085]Vout = -Gl X (Vout-Vos)可得 Vout = -(Gl/(Gl+1)) XVos = Vab ^ Vos,所以失調(diào)電壓存儲在第一輸入失調(diào)存儲電容Cl和第二輸入失調(diào)存儲電容C2上；
[0086]如圖2B所示，當(dāng)?shù)诙r鐘開關(guān)S2、第三時鐘開關(guān)S3、第五時鐘開關(guān)S5和第六時鐘開關(guān)S6斷開，第一時鐘開關(guān)SI和第四時鐘開關(guān)S4閉合時，此時對于由第一輸入失調(diào)存儲電容Cl、第二輸入失調(diào)存儲電容C2和靜態(tài)放大器111組成的整體，由放大器失調(diào)電壓的定義可知，是一個失調(diào)近似為零的放大器。
[0087]在本發(fā)明實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器中，
[0088]如圖3A所示，在本發(fā)明實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器中，所述靜態(tài)放大器包括:
[0089]正相輸入NMOS (N型金屬-氧化物-半導(dǎo)體)管MN1，柵極與所述靜態(tài)放大器的正相輸入端IP連接；
[0090]正相隔尚匪OS管MN2,柵極接入控制電壓Vbias—。，源極與所述正相輸入NMOS管麗I的漏極連接，漏極與所述靜態(tài)放大器的反相輸出端AN連接；
[0091]反相輸入NMOS管MN3，柵極與所述靜態(tài)放大器的反相輸入端IN連接；
[0092]反向隔離NMOS管MN4，源極與所述反相輸入NMOS管麗3的漏極連接，漏極與所述靜態(tài)放大器的正相輸出端連接；
[0093]所述正相隔離NMOS管麗2的柵極和所述反向隔離NMOS管MN4的柵極相互連接，能增加輸出阻抗和減小回踢噪聲；
[0094]所述正相輸入NMOS管麗I的源極和所述反相輸入NMOS管麗3的源極通過偏置電流源與驅(qū)動電源的低電平輸出端VSS連接；
[0095]具體實施時，所述偏置電流源包括偏置NMOS管MN5 ；
[0096]所述偏置NMOS管麗5，柵極與偏置電壓Vbias輸出端連接，源極與驅(qū)動電源的低電平輸出端VSS連接，漏極與所述正相輸入NMOS管麗I的源極連接；
[0097]第一二極管接法的PMOS管MPl，源極與驅(qū)動電源的高電平輸出端VDD連接，漏極與所述靜態(tài)放大器的正相輸出端AP連接；
[0098]第二二極管接法的PMOS管MP2，源極與驅(qū)動電源的高電平輸出端VDD連接，漏極與所述靜態(tài)放大器的反相輸出端AN連接；
[0099]第一負(fù)電阻PMOS管MP3，柵極與所述靜態(tài)放大器的正相輸出端AP連接，源極與驅(qū)動電源的高電平輸出端VDD連接，漏極與所述靜態(tài)放大器的反相輸出端AN連接；
[0100]第二負(fù)電阻PMOS管MP4，柵極與所述靜態(tài)放大器的反相輸出端AN連接，源極與驅(qū)動電源的高電平輸出端VDD連接，漏極與所述靜態(tài)放大器的正相輸出端AP連接；
[0101]第一有源電阻，連接于所述第一二極管接法的PMOS管MPl的柵極和所述靜態(tài)放大器的正相輸出端AP之間；
[0102]以及，第二有源電阻，連接于所述第二二極管接法的PMOS管MP2的柵極和所述靜態(tài)放大器的反相輸出端AN之間。
[0103]所述第一負(fù)電阻PMOS管MP3的柵極和漏極是正反饋連接，形成負(fù)電阻，有效增加了前置放大器的帶寬；
[0104]所述第二負(fù)電阻PMOS管MP4的柵極和漏極是正反饋連接，形成負(fù)電阻，有效增加了前置放大器的帶寬。
[0105]具體實施時，如圖3A所示，所述第一有源電阻包括第一有源電阻NMOS管MN6和第一有源電阻PMOS管MP5 ;所述第二有源電阻包括第二有源電阻NMOS管麗7和第二有源電阻 PMOS 管 MP6 ；
[0106]所述第一有源電阻NMOS管MN6，柵極與驅(qū)動電源的高電平輸出端VDD連接，源極與所述靜態(tài)放大器的正相輸出端AP連接，漏極與所述第一二極管接法的PMOS管MPl的柵極連接；
[0107]所述第一有源電阻PMOS管MP5，柵極與驅(qū)動電源的低電平輸出端VSS連接，源極與所述第一二極管接法的PMOS管MPl的柵極連接，漏極與所述靜態(tài)放大器的正相輸出端AP連接；
[0108]所述第二有源電阻NMOS管麗7，柵極與驅(qū)動電源的高電平輸出端VDD連接，源極與所述靜態(tài)放大器的反相輸出端AN連接，漏極與所述第二二極管接法的PMOS管MP2的柵極連接；
[0109]所述第二有源電阻PMOS管MP6，柵極與驅(qū)動電源的低電平輸出端VSS連接，源極與所述第二二極管接法的PMOS管MP2的柵極連接，漏極與所述靜態(tài)放大器的反相輸出端AN連接；
[0110]所述第一有源電阻NMOS管MN6和第一有源電阻PMOS管MP5組成的長通傳輸門充當(dāng)有源電阻，能有效提高前置放大器的帶寬；
[0111]所述第二有源電阻NMOS管麗7和第二有源電阻PMOS管MP6組成的長通傳輸門充當(dāng)有源電阻，能有效提高前置放大器的帶寬。
[0112]所述第一有源電阻NMOS管MN6的寬長比和第一有源電阻PMOS管MP5的寬長比匹配，所述第二有源電阻NMOS管麗7的寬長比和第二有源電阻PMOS管MP6的寬長比匹配，以形成一個比較合適的傳輸門電阻，達(dá)到提高前置放大器的帶寬的效果。
[0113]如圖3A所示，在本發(fā)明實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器中，
[0114]所述第一輸入失調(diào)存儲電容Cl的第一端與所述靜態(tài)放大器的正相輸入端IP連接；
[0115]所述第二輸入失調(diào)存儲電容C2的第一端與所述靜態(tài)放大器的反相輸入端IN連接；
[0116]所述前置放大器還包括:
[0117]第一時鐘控制NMOS管MN8，柵極接入第一時鐘信號CKlb，源極與所述第一輸入失調(diào)存儲電容Cl的第二端連接，漏極接入正相輸入電壓Vip ；
[0118]第二時鐘控制NMOS管MN9，柵極接入第二時鐘信號CKl，源極與所述第一時鐘控制NMOS管MN8的源極連接，漏極接入正相參考電壓Vrefp ；
[0119]第四時鐘控制NMOS管MN10，柵極接入第二時鐘信號CKlb，源極與所述第二輸入失調(diào)存儲電容C2的第二端連接，漏極接入反向參考電壓Viin。
[0120]第三時鐘控制NMOS管麗11，柵極接入第二時鐘信號CKl，源極與所述第四時鐘控制NMOS管麗10的源極連接，漏極接入反相輸入電壓Vrefn ；
[0121]當(dāng)?shù)谝粫r鐘信號CKl為高電平時，此時MN9、麗11、MN8和MN9導(dǎo)通，此時前置放大器處于復(fù)位階段，它的失調(diào)電壓以及輸入?yún)⒖茧妷罕淮鎯υ贑l和C2中，使得放大階段時，前置放大器能近似為失調(diào)電壓為零的放大器；
[0122]當(dāng)?shù)诙r鐘信號CKlb為高時，MN8和麗10導(dǎo)通，開關(guān)MN9、麗11、MN8和MN9斷開，此時Vip和Vin接入前置放大器，前置放大器處于放大階段。
[0123]本發(fā)明通過在所述前置放大電路中采用失調(diào)消除技術(shù)，對所述前置放大電路的增益和帶寬，通過引入共柵管和有源電阻進(jìn)行了優(yōu)化，使得前置放大器的增益能達(dá)到一個比較大的值，此時能得到失調(diào)電壓很小的比較器；所以前置放大器的優(yōu)化提高了速度，并且能夠有效地減小比較器的輸入失調(diào)電壓，能夠很好的滿足高速高精度模數(shù)轉(zhuǎn)換器設(shè)計的要求。
[0124]如圖3B所示，在本發(fā)明實施例所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器中，所述動態(tài)放大器包括第一動態(tài)放大輸入NMOS管MN12、第二動態(tài)放大輸入NMOS管MN13、第一復(fù)位PMOS管MP7、第二復(fù)位PMOS管MP8和放電NMOS管MN14，其中，
[0125]所述第一動態(tài)放大輸入NMOS管MN12，柵極與所述前置放大器的反相輸出端AN連接，源極與所述放電NMOS管MN14的漏極連接，漏極與所述動態(tài)放大器的正相輸出端Di+連接；
[0126]所述第二動態(tài)放大輸入NMOS管MN13，柵極與所述前置放大器的正相輸出端AP連接，源極與所述第一動態(tài)放大輸入NMOS管MN12的源極連接，漏極與所述動態(tài)放大器的反相輸出端D1-連接；
[0127]所述放電NMOS管麗14，柵極接入第三時鐘信號CK2，源極與驅(qū)動電源的低電平輸出端VSS連接；
[0128]所述第一復(fù)位PMOS管MP7，柵極接入第三時鐘信號CK2，源極與驅(qū)動電源的高電平輸出端VDD連接，漏極與所述第一動態(tài)放大輸入NMOS管MN12的漏極連接；
[0129]所述第二復(fù)位PMOS管MP8，柵極接入第三時鐘信號CK2，源極與驅(qū)動電源的高電平輸出端VDD連接，漏極與所述第二動態(tài)放大輸入NMOS管MN13的漏極連接。
[0130]在圖3B中，所述第一動態(tài)放大輸入NMOS管麗12和所述第二動態(tài)放大輸入NMOS管麗13是動態(tài)放大器的輸入管，接收來自前置放大器的輸出電壓；
[0131]所述第一復(fù)位PMOS管MP7和所述第二復(fù)位PMOS管MP8是動態(tài)放大器的復(fù)位管，當(dāng)?shù)谌龝r鐘信號CK2為零時，動態(tài)放大器的輸出端被復(fù)位到驅(qū)動電源的高電平；
[0132]所述放電NMOS管MN14為所述第一動態(tài)放大輸入NMOS管MN12和所述第二動態(tài)放大輸入NMOS管MN13提供放電的通路，當(dāng)?shù)谌龝r鐘信號CK2為高電平時，所述第一動態(tài)放大輸入NMOS管麗12和所述第二動態(tài)放大輸入NMOS管麗13的放電速度的差異決定了動態(tài)放大器的放大倍數(shù)。
[0133]當(dāng)輸入信號經(jīng)過失調(diào)消除后的前置放大器放大后，直接接到動態(tài)放大器的輸入端。動態(tài)放大器在CK2為低電平的時候處于復(fù)位階段，此時動態(tài)放大器的輸出都為VDD，在CK2為高的那一時刻動態(tài)放大器開始放大它的輸入信號，能有效降低后級鎖存器失調(diào)電壓的影響；
[0134]如圖3C所示，所述動態(tài)鎖存器包括:
[0135]第一輸入NMOS管MN15，柵極與所述動態(tài)放大器的正相輸出端Di+連接，源極與驅(qū)動電源的低電平輸出端VSS連接，漏極與所述動態(tài)鎖存器的反相輸出端Vw連接；
[0136]第二輸入NMOS管MN16，柵極與所述動態(tài)放大器的反相輸出端D1-連接，源極與驅(qū)動電源的低電平輸出端VSS連接，漏極與所述動態(tài)鎖存器的正相輸出端Vw連接；
[0137]第一反向器，包括第一反向NMOS管麗17和第一反向PMOS管MP9 ;所述第一反向NMOS管MN17，柵極與所述動態(tài)鎖存器的正相輸出端Vw連接，源極與驅(qū)動電源的低電平輸出端VSS連接，漏極與所述動態(tài)鎖存器的反相輸出端Vw連接；所述第一反向NMOS管MN17的漏極為所述第一反向器的輸出端；所述第一反向PMOS管MP9，柵極與所述動態(tài)鎖存器的正相輸出端Vw連接，源極與復(fù)位管MPll的漏極連接，漏極與所述動態(tài)鎖存器的反相輸出端Vw連接；所述第一反向PMOS管MP9的漏極為所述第一反向器的輸出端；
[0138]第二反向器，包括第二反向NMOS管麗18和第二反向PMOS管MPlO ;所述第二反向NMOS管MN18，柵極與所述動態(tài)鎖存器的反相輸出端乂^連接，源極與驅(qū)動電源的低電平輸出端VSS連接，漏極與所述動態(tài)鎖存器的正相輸出端Vw連接；所述第二反向NMOS管MN18的漏極為所述第二反向器的輸出端；所述第二反向PMOS管MP10，柵極與所述動態(tài)鎖存器的反相輸出端Vw連接，源極與復(fù)位管MPll的漏極連接，漏極與所述動態(tài)鎖存器的正相輸出端Vw連接；所述第二反向PMOS管MPll的漏極為所述第二反向器的輸出端；
[0139]復(fù)位PMOS管MPl I，柵極接入復(fù)位控制時鐘信號CK2b，源極與驅(qū)動電源的高電平輸出端VDD連接，漏極與所述第一反向PMOS管MP9和第二反向PMOS管MPlO的源極連接。
[0140]在圖3C中，麗15和麗16為動態(tài)鎖存器的輸入管，接收來自動態(tài)放大器的輸出電壓；
[0141]麗17、麗18、MP9和MPlO構(gòu)成了輸入輸出相互連接的兩個反向器，能夠鎖存和穩(wěn)定動態(tài)鎖存器的輸出電壓；
[0142]MPll是動態(tài)鎖存器的控制管，當(dāng)CK2b為高電平時，動態(tài)鎖存器處于復(fù)位階段，此時動態(tài)鎖存器的輸出為零；當(dāng)CK2b為零時，動態(tài)鎖存器處于放大階段，動態(tài)鎖存器將來自動態(tài)放大器的輸出電壓迅速放大為數(shù)字電平；該階段的穩(wěn)定輸出為比較器的有效輸出。
[0143]整體比較器的輸入信號經(jīng)過了前置放大器的放大(放大倍數(shù)設(shè)為G1)，接著經(jīng)過了動態(tài)比較器的放大(放大倍數(shù)設(shè)為G2)。由于前置放大器采用了輸入失調(diào)消除技術(shù)，可以認(rèn)為它不具有失調(diào)電壓；動態(tài)比較器的失調(diào)設(shè)為V0S_dynamic_amp，鎖存器的失調(diào)電壓設(shè)為Vos_latch。
[0144]得到整個比較器的失調(diào)電壓可以寫為:
[0145]
IrΛ3 ("
w JfT-1 IIii I crli II<..>s yiiLinii <sI
一 J +L—互-J
[0146]在本發(fā)明中，由于G1XG2能做得比較大；所以比較器的失調(diào)電壓能做到很低，由上述技術(shù)方案可知，通過在前置放大電路中采用失調(diào)消除技術(shù)和使用有源電阻以及共柵管的隔離的方法，減小了靜態(tài)放大電路的失調(diào)電壓和動態(tài)鎖存器的踢回噪聲，從而極大地降低了動態(tài)比較器的失調(diào)電壓，由于本發(fā)明所述的比較器對前置放大電路的增益和帶寬都進(jìn)行了優(yōu)化，從而提高了速度，能更好的滿足高速高精度轉(zhuǎn)換器設(shè)計的需要。
[0147]以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，包括: 前置放大器，包括靜態(tài)放大器、第一輸入失調(diào)存儲電容和第二輸入失調(diào)存儲電容，所述第一輸入失調(diào)存儲電容、所述第二輸入失調(diào)存儲電容分別串聯(lián)于所述靜態(tài)放大器的正相輸入端、所述靜態(tài)放大器的反相輸入端，以在失調(diào)消除階段存儲所述靜態(tài)放大器的失調(diào)電壓； 動態(tài)放大器，用于放大所述前置放大器的輸出信號； 動態(tài)鎖存器，用于放大所述動態(tài)放大器的輸出信號，并將放大后的信號轉(zhuǎn)換為數(shù)字邏輯電平。
2.如權(quán)利要求1所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，所述前置放大器為全差分結(jié)構(gòu)。
3.如權(quán)利要求1所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，所述前置放大器的反相輸出端與所述動態(tài)放大器的正相輸入端連接；所述前置放大器的正相輸出端與所述動態(tài)放大器的反相輸入端連接； 所述動態(tài)放大器的反相輸出端與所述動態(tài)鎖存器的正相輸入端連接；所述動態(tài)放大器的正相輸出端與所述動態(tài)鎖存器的反相輸入端連接。
4.如權(quán)利要求1至3中任一權(quán)利要求所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，還包括第一時鐘開關(guān)、第二時鐘開關(guān)、第三時鐘開關(guān)、第四時鐘開關(guān)、第五時鐘開關(guān)和第六時鐘開關(guān)； 正參考電壓通過依次串聯(lián)的所述第二時鐘開關(guān)和所述第一輸入失調(diào)存儲電容輸入所述靜態(tài)放大器的正相輸入端； 正輸入電壓通過依次串聯(lián)的所述第一時鐘開關(guān)和所述第一輸入失調(diào)存儲電容輸入所述靜態(tài)放大器的正相輸入端； 負(fù)參考電壓通過依次串聯(lián)的所述第三時鐘開關(guān)和所述第二輸入失調(diào)存儲電容輸入所述靜態(tài)放大器的反相輸入端； 負(fù)輸入電壓通過依次串聯(lián)的所述第四時鐘開關(guān)和所述第二輸入失調(diào)存儲電容輸入所述靜態(tài)放大器的反相輸入端； 所述靜態(tài)放大器的正相輸入端和反相輸出端之間連接有所述第五時鐘開關(guān)； 所述靜態(tài)放大器的反相輸入端和正相輸出端之間連接有第六時鐘開關(guān)； 所述第二時鐘開關(guān)、所述第三時鐘開關(guān)、所述第五時鐘開關(guān)和所述第六時鐘開關(guān)由第一時鐘信號控制； 所述第一時鐘開關(guān)和所述第四時鐘開關(guān)由第二時鐘信號控制； 所述第一時鐘信號和所述第二時鐘信號反向。
5.如權(quán)利要求3所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，所述靜態(tài)放大器包括: 正相輸入NMOS管，柵極與所述靜態(tài)放大器的正相輸入端連接； 正相隔離NMOS管，柵極接入控制電壓，源極與所述正相輸入匪OS管的漏極連接，漏極與所述靜態(tài)放大器的反相輸出端連接； 反相輸入NMOS管，柵極與所述靜態(tài)放大器的反相輸入端連接； 反向隔離NMOS管，源極與所述反相輸入NMOS管的漏極連接，漏極與所述靜態(tài)放大器的正相輸出端連接； 所述正相隔尚NMOS管的柵極和所述反向隔尚NMOS管的柵極相互連接；所述正相輸入NMOS管的源極和所述反相輸入NMOS管的源極通過偏置電流源與驅(qū)動電源的低電平輸出端連接； 第一二極管接法的PMOS管，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述靜態(tài)放大器的正相輸出端連接； 第二二極管接法的PMOS管，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述靜態(tài)放大器的反相輸出端連接； 第一負(fù)電阻PMOS管，柵極與所述靜態(tài)放大器的正相輸出端連接，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述靜態(tài)放大器的反相輸出端連接； 第二負(fù)電阻PMOS管，柵極與所述靜態(tài)放大器的反相輸出端連接，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述靜態(tài)放大器的正相輸出端連接； 第一有源電阻，連接于所述第一二極管接法的PMOS管的柵極和所述靜態(tài)放大器的正相輸出端之間； 以及，第二有源電阻，連接于所述第二二極管接法的PMOS管的柵極和所述靜態(tài)放大器的反相輸出端之間。
6.如權(quán)利要求5所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，所述第一有源電阻包括第一有源電阻NMOS管和第一有源電阻PMOS管；所述第二有源電阻包括第二有源電阻NMOS管和第二有源電阻PMOS管； 所述第一有源電阻NMOS管，柵極與驅(qū)動電源的高電平輸出端連接，源極與所述靜態(tài)放大器的正相輸出端連接，漏極與所述第一二極管接法的PMOS管的柵極連接； 所述第一有源電阻PMOS管，柵極與驅(qū)動電源的低電平輸出端連接，源極與所述第一二極管接法的PMOS管的柵極連接，漏極與所述靜態(tài)放大器的正相輸出端連接； 所述第二有源電阻NMOS管，柵極與驅(qū)動電源的高電平輸出端連接，源極與所述靜態(tài)放大器的反相輸出端連接，漏極與所述第二二極管接法的PMOS管的柵極連接； 所述第二有源電阻PMOS管，柵極與驅(qū)動電源的低電平輸出端連接，源極與所述第二二極管接法的PMOS管的柵極連接，漏極與所述靜態(tài)放大器的反相輸出端連接。
7.如權(quán)利要求6所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，所述第一有源電阻NMOS管的寬長比和第一有源電阻PMOS管的寬長比匹配，所述第二有源電阻NMOS管的寬長比和第二有源電阻PMOS管的寬長比匹配。
8.如權(quán)利要求5所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于， 所述第一輸入失調(diào)存儲電容的第一端與所述靜態(tài)放大器的正相輸入端連接； 所述第二輸入失調(diào)存儲電容的第一端與所述靜態(tài)放大器的反相輸入端連接； 所述前置放大器還包括: 由第二時鐘信號控制的第一時鐘控制NMOS管，連接于所述第一輸入失調(diào)存儲電容的第二端和正相輸入電壓輸出端之間； 由第一時鐘信號控制的第二時鐘控制NMOS管，連接于所述第一輸入失調(diào)存儲電容的第二端和正相參考電壓輸出端之間； 由第一時鐘信號控制的第三時鐘控制NMOS管，連接于所述第二輸入失調(diào)存儲電容的第二端和反相參考電壓輸出端之間； 由第二時鐘信號控制的第四時鐘控制NMOS管，連接于所述第二輸入失調(diào)存儲電容的第二端和反向輸入電壓輸出端之間。
9.如權(quán)利要求4至8中任一權(quán)利要求所述的用于高速模數(shù)轉(zhuǎn)換器的高速低失調(diào)動態(tài)比較器，其特征在于，所述動態(tài)鎖存器包括: 第一輸入NMOS管，柵極與所述動態(tài)放大器的正相輸出端連接，源極與驅(qū)動電源的低電平輸出端連接，漏極與所述動態(tài)鎖存器的反相輸出端連接； 第二輸入NMOS管，柵極與所述動態(tài)放大器的反相輸出端連接，源極與驅(qū)動電源的低電平輸出端連接，漏極與所述動態(tài)鎖存器的正相輸出端連接； 第一反向器，包括第一反向NMOS管和第一反向PMOS管；所述第一反向NMOS管，柵極與所述動態(tài)鎖存器的正相輸出端連接，源極與驅(qū)動電源的低電平輸出端連接，漏極與所述動態(tài)鎖存器的反相輸出端連接；所述第一反向NMOS管的漏極為所述第一反向器的輸出端；所述第一反向PMOS管，柵極與所述動態(tài)鎖存器的正相輸出端連接，源極與復(fù)位管的漏極連接，漏極與所述動態(tài)鎖存器的反相輸出端連接；所述第一反向PMOS管的漏極為所述第一反向器的輸出端； 第二反向器，包括第二反向NMOS管和第二反向PMOS管；所述第二反向NMOS管，柵極與所述動態(tài)鎖存器的反相輸出端連接，源極與驅(qū)動電源的低電平輸出端連接，漏極與所述動態(tài)鎖存器的正相輸出端連接；所述第二反向NMOS管的漏極為所述第二反向器的輸出端；所述第二反向PMOS管，柵極與所述動態(tài)鎖存器的反相輸出端連接，源極與復(fù)位管的漏極連接，漏極與所述動態(tài)鎖存器的正相輸出端連接；所述第二反向PMOS管的漏極為所述第二反向器的輸出端； 復(fù)位PMOS管，柵極接入復(fù)位控制時鐘信號，源極與驅(qū)動電源的高電平輸出端連接，漏極與所述第一反向PMOS管和第二反向PMOS管的源極連接。
【文檔編號】H03K5/22GK104242879SQ201310248216
【公開日】2014年12月24日 申請日期:2013年6月20日 優(yōu)先權(quán)日:2013年6月20日
【發(fā)明者】朱樟明, 王鐵維, 丁瑞雪, 楊銀堂 申請人:西安電子科技大學(xué)