耐相位噪聲的采樣的制作方法
【專利摘要】提供了一種耐相位噪聲的采樣，其中使用時間-數(shù)字轉(zhuǎn)換器（TDC）通過確定第一時鐘信號與第二時鐘信號之間的相位延遲的變化來測量第一時鐘信號中的相位噪聲。TDC可以包括延遲元件的第一串聯(lián)互連和第二串聯(lián)互連、第一組和第二組鎖存器，并且處理電路系統(tǒng)與鎖存器耦接并被構(gòu)造為確定相位延遲。TDC可以包括延遲元件的串聯(lián)互連、鎖存器、以及被構(gòu)造為基于鎖存器的輸出選擇性地調(diào)節(jié)連接到延遲元件的控制信號的電路系統(tǒng)。相位噪聲測量可以被用在采樣電路中，以基于第一時鐘信號和測量的相位噪聲來根據(jù)第一數(shù)據(jù)信號中產(chǎn)生第二數(shù)據(jù)信號。
【專利說明】耐相位噪聲的采樣
【技術(shù)領(lǐng)域】
[0001] 本主題涉及測量時鐘信號中的相位噪聲并且通過從用于采樣的時鐘信號中去除測量到的相位噪聲或者通過使用測量到的相位噪聲校正采樣的信號來提供耐相位噪聲的采樣技術(shù)和設(shè)備。
【背景技術(shù)】
[0002]諸如圖1A所示的無線電接收器100之類的現(xiàn)代無線電接收器包括解調(diào)器101，該解調(diào)器101利用包括壓控振蕩器(VCO) 103的鎖相環(huán)(PLL) 102從而通過將RF輸入信號投影到包括同相(I)和正交相(Q)坐標系的旋轉(zhuǎn)正交基上來對在天線104處接收到的模擬RF輸入信號進行解調(diào)。首先使用乘法器105將入射信號乘以本機振蕩器信號cos (2 π fPLLt)以獲得RF信號的同相分量I，并且使用低通濾波器109對得到的信號進行濾波，從而實現(xiàn)投影。類似地，使用乘法器107將入射信號乘以本地振蕩器的正交90度相移的輸出sin (2 Ji f^t)，其中90度相移是相對于PLL102的頻率而言，然后使用低通濾波器111對得到的信號進行濾波，從而獲得RF輸入信號的正交分量的投影。得到的信號在從接收器101的輸出端119a和119b輸出之前，可以作為輸入被提供到模擬-數(shù)字(A / D)轉(zhuǎn)換器115、117，用于進一步處理。一旦RF信號已被投影到I / Q坐標系上，由于坐標對[I，Q]指定了從原點到測量坐標的唯一向量，因此可以得到振幅和/或相位信息。也可以使用變換來將I / Q對轉(zhuǎn)換為同樣是正交基的r、theta基函數(shù)。為了確保正確的解調(diào)，需要準確地區(qū)分采樣數(shù)據(jù)點落在坐標系的哪里，因為在給定的時間瞬間坐標系上的位置是符號相互區(qū)別的根本基礎(chǔ)。
[0003]大多數(shù)的現(xiàn)代I / Q無線電接收器的混頻器(例如，解調(diào)器101的乘法器105和107)由限幅驅(qū)動器驅(qū)動，例如，由緩沖器或一個或多個逆變器生成的軌對軌信號經(jīng)常用于驅(qū)動混頻器的開關(guān)。因此，由于當解調(diào)信號到達混頻器開關(guān)時解調(diào)信號再生出振幅噪聲，所以本機振蕩器的振幅噪聲具有相對較小的后果。另一方面，相位噪聲可能非常大，因為相位噪聲在面對除PLL外的干擾時沒有使相位恢復(fù)到理想的機制。因此，PLL102提供到解調(diào)器101的時鐘信號PLL_CLK中的相位噪聲通常不被減弱，并且導(dǎo)致解調(diào)器101的輸出端119處的解調(diào)信號中的噪聲。參照圖1B，PLL以從例如石英晶體振蕩器(例如，圖1A的振蕩器113)提供的穩(wěn)定的振蕩信號0SC_CLK (要么直接,要么使用分頻形式divided down version)產(chǎn)生的速度(即，PLL更新頻率)來更新PLL。PLL減弱來自VCO的在PLL的帶寬以下的相位噪聲，而不針對PLL環(huán)的帶寬以上的信號執(zhí)行所述減弱。為了確保PLL穩(wěn)定性，通常選擇的PLL的帶寬為基本上低于PLL更新頻率(通常低5-10倍)。由此，PLL僅對帶寬通常低于振蕩器信號0SC_CLK的頻率很多倍的接近的相位噪聲信號進行減弱。當使用整數(shù)N分頻PLL時，由于信道間隔的需要，PLL更新頻率可能被限制為比其他情況下所期望的更新頻率更低。通常，PLL輸出信號PLL_CLK具有比振蕩器信號0SC_CLK更高的頻率(例如，0SC_CLK具有高于PLL_CLK頻率的整數(shù)比M / N倍的頻率)，由此，如圖1B所示，PLL輸出信號PLL_CLK的分頻形式(例如，N分頻)可以被用來與振蕩器信號的分頻形式(例如，M分頻)進行邊沿比較。[0004]參照圖1C，示出了帶有(154)和不帶有(152)100kHz帶寬的PLL時VCO具有的(例如由L-C振蕩器提供的)第一相位噪聲特性。參照圖1D，示出了帶有(158)和不帶有(156)IOOkHz帶寬的PLL時VCO具有的(例如由環(huán)形振蕩器提供的)更加嘈雜的相位噪聲特性。從兩個特性的比較可以看出，LC振蕩器的相位噪聲基本上低于包括環(huán)形振蕩器的開環(huán)VCO的相位噪聲，并且即使是在PLL的帶寬內(nèi)也基本上低于包括環(huán)形振蕩器的閉環(huán)PLL VCO的相位噪聲。當鎖相環(huán)VCO被用于驅(qū)動無線電混頻器的混頻器開關(guān)或者在模擬-數(shù)字轉(zhuǎn)換器(ADC)中發(fā)起采樣操作時，相位噪聲引起定時抖動。定時抖動導(dǎo)致輸出信號保真度的減小，因為抖動會使所需的信號被調(diào)制，由此將所需能量的一部分轉(zhuǎn)換為噪聲。由于相位噪聲使正交基函數(shù)偏離恒定的轉(zhuǎn)速，因此該噪聲具有針對在混頻器輸出端處由I / O解調(diào)數(shù)據(jù)產(chǎn)生的符號構(gòu)象增加了其誤差矢量幅度(EVM)的效果。類似的有害行為在通過獨立的ADC對信號進行采樣時會觀察到。
[0005]相位噪聲通常被指定為在偏離于載波的給定頻率處相對于基本頻率的能量的dB。相位噪聲產(chǎn)生于包括熱噪聲、閃爍噪聲、散粒噪聲以及電源或參考噪聲的各種隨機源和確定源?？梢酝ㄟ^增加存儲在振蕩器中的能量由此減弱各種噪聲源的相對效果，從而減小振蕩器的相位噪聲。增加總的VCO能量往往需要使用面積很大的電感器。為VCO使用電感器的設(shè)計選擇帶來了額外的缺點:vco必須消耗大量的能量來保持以期望的能量/損耗比進行振蕩。此外，基于電感器的VCO的使用使裝置容易受到來自諸如板上或片上DCDC轉(zhuǎn)換器之類的包括電感器的外部源的電磁干擾。
[0006]有噪聲的但是可以接受的VCO可以使用三接線環(huán)形振蕩器在65nm工藝中形成。為了表現(xiàn)所述環(huán)形振蕩器的性能，運行了產(chǎn)生5.SGHz環(huán)形振蕩器的仿真，該環(huán)形振蕩器從
0.8V的電源吸收25uA(對應(yīng)于20uW的功率消耗)并且在IMHz的偏移處具有_66dB / Hz的相位噪聲。但是，要注意環(huán)形振蕩器的相位噪聲基本高于LC振蕩器的相位噪聲。傳統(tǒng)的技術(shù)需要環(huán)形振蕩器在非常高的電流下運行和/或使用非常高帶寬的PLL來抑制帶內(nèi)相位噪聲。這些選擇均導(dǎo)致功耗急劇增加。最終，在一些實施例中，即使使用基于電感器的VCO也會產(chǎn)生不夠理想的相位噪聲性能。
[0007]因此有必要存在用于在不需要大幅增加電路功率消耗的同時來提供減小了相位噪聲或抖動的PLL和VCO的系統(tǒng)和方法。

【發(fā)明內(nèi)容】

[0008]這里的教導(dǎo)利用測量時鐘信號中的相位噪聲并且提供耐相位噪聲的采樣的各種系統(tǒng)和方法來解決上面提到的問題中的一個或多個。
[0009]第一說明性系統(tǒng)包括時間-數(shù)字轉(zhuǎn)換器(TDC)和相關(guān)的處理電路系統(tǒng)。TDC包括:多個延遲元件的第一串聯(lián)互連，其中第一串聯(lián)互連中的第一延遲元件在輸入端處接收第一定時信號；第一組多個鎖存器，其中第一組多個鎖存器中的每個鎖存器分別具有與第一串聯(lián)互連的一個延遲元件的輸出端連接的輸入端，并且第一組多個鎖存器中的每個鎖存器在時鐘輸入端處接收第二定時信號；多個延遲元件的第二串聯(lián)互連，其中第二串聯(lián)互連中的第一延遲元件在輸入端處接收第一定時信號；以及第二組多個鎖存器，其中第二組多個鎖存器中的每個鎖存器分別具有與第二串聯(lián)互連中的一個延遲元件的輸出端連接的輸入端，并且第二組多個鎖存器中的每個鎖存器在時鐘輸入端處接收第二定時信號。處理電路系統(tǒng)與第一組多個鎖存器和第二組多個鎖存器的輸出端耦接，并且被構(gòu)造為基于第一組多個鎖存器和第二組多個鎖存器的輸出來確定第一定時信號與第二定時信號之間的近似相位延遲。
[0010]第二說明性系統(tǒng)包括:多個延遲元件的串聯(lián)互連，其中串聯(lián)互連中的第一延遲元件在輸入端處接收第一定時信號，并且串聯(lián)互連中的每個延遲元件具有第一延遲周期并且連接到控制信號；多個鎖存器，其中多個鎖存器中的每個鎖存器分別具有與串聯(lián)互連中的一個延遲元件的輸出端連接的輸入端，并且多個鎖存器中的每個鎖存器在時鐘輸入端處接收第二定時信號；以及電路系統(tǒng)，其被構(gòu)造為基于多個鎖存器的輸出來選擇性地調(diào)節(jié)與串聯(lián)互連中的延遲元件連接的控制信號。
[0011]第三說明性系統(tǒng)包括鎖相環(huán)(PLL)、相位噪聲測量單元、以及采樣電路。PLL在輸入端處接收振蕩器時鐘信號，并且在輸出端處產(chǎn)生PLL時鐘信號。相位噪聲測量單元分別在第一輸入端和第二輸入端處接收振蕩器時鐘信號和PLL時鐘信號,并且被構(gòu)造為產(chǎn)生表不振蕩器時鐘信號與PLL時鐘信號之間的相位噪聲的相位噪聲信號。米樣電路被構(gòu)造為將第一數(shù)據(jù)信號轉(zhuǎn)換為第二數(shù)據(jù)信號，其中采樣電路接收PLL時鐘信號和相位噪聲信號，并且基于PLL時鐘信號和相位噪聲信號來將第一數(shù)據(jù)信號轉(zhuǎn)換為第二數(shù)據(jù)信號。
[0012]說明性方法包括:在接收振蕩器時鐘信號的鎖相環(huán)(PLL)中生成PLL時鐘信號；測量PLL時鐘信號與振蕩器時鐘信號之間的相位延遲；將所測量的相位延遲與基準相位比較，并且產(chǎn)生表示所測量的相位延遲與基準相位延遲之差的相位噪聲信號；以及使用PLL時鐘信號和相位噪聲信號將第一數(shù)據(jù)信號轉(zhuǎn)換為第二數(shù)據(jù)信號。
[0013]另外的優(yōu)勢和新穎的特征將會在下面的描述部分中闡述，并且在審閱了以下內(nèi)容和附圖后部分會變得清晰，或者可以通過示例的生產(chǎn)和操作來了解。通過實踐或使用在以下討論的具體示例中闡述的方法、手段及其組合，可以實現(xiàn)或獲得本教導(dǎo)的優(yōu)勢。
【專利附圖】

【附圖說明】
[0014]附圖僅以示例的方式而不是限制性的方式描述了根據(jù)本教導(dǎo)的一個或多個實現(xiàn)方式。在附圖中，類似的附圖標記指代相同或相似的元件。
[0015]圖1A是說明性地示出了包括從鎖相環(huán)(PLL)接收時鐘信號的解調(diào)器的標準無線電接收器。
[0016]圖1B是在圖1A的無線電接收器中傳播的說明性信號的時序圖。
[0017]圖1C和圖1D是示出了不同類型的振蕩器的相位噪聲特性的說明性繪圖。
[0018]圖2A和圖2B是用于測量時鐘信號中的相位噪聲并且校正基于該時鐘信號執(zhí)行的采樣的說明性系統(tǒng)的框圖。
[0019]圖2C和圖2D是正交混頻器中接收的信號的時序圖。
[0020]圖2E是示出了圖2C和圖2D的時序信號的構(gòu)象圖。
[0021]圖3A是用于測量和校正相位噪聲導(dǎo)致的抖動的說明性電路系統(tǒng)的框圖。
[0022]圖3B是在圖3A的電路系統(tǒng)中傳播的說明性信號的時序圖。
[0023]圖3C是說明性時間-數(shù)字轉(zhuǎn)換器(TDC)的框圖。
[0024]圖3D是在圖3C的TDC中傳播的說明性信號的時序圖。
[0025]圖4A是用于減小TDC的功率損耗的說明性電路的框圖。[0026]圖4B是在圖4A的電路中傳播的說明性信號的時序圖。
[0027]圖5是在相位噪聲測量和校正電路系統(tǒng)中傳播的說明性信號的時序圖。
[0028]圖6A是具有兩串逆變器的說明性TDC的框圖。
[0029]圖6B是在圖6A的TDC中傳播的說明性信號的時序圖。
[0030]圖7A是用于控制一個或多個TDC的操作的說明性電路的框圖。
[0031]圖7B是在圖7A的電路中傳播的說明性信號的時序圖。
[0032]圖8是用于提供耐相位噪聲的采樣的說明性系統(tǒng)的框圖。
[0033]圖9A是用于從時鐘信號中去除相位噪聲的說明性系統(tǒng)的框圖。
[0034]圖9B和圖9C是在圖9A的系統(tǒng)中傳播的說明性信號的時序圖。
【具體實施方式】
[0035]在以下詳細描述中，為了提供對相關(guān)教導(dǎo)的全面理解，通過示例的方式闡述了大量的具體的細節(jié)。但是，本領(lǐng)域的技術(shù)人員應(yīng)該顯而易見的是，沒有這些細節(jié)也可以實施本發(fā)明的教導(dǎo)。在其他情況下，為了避免不必要地模糊本發(fā)明教導(dǎo)的各方面，以相對上位的概念描述了已知的方法、步驟、組件和/或電路系統(tǒng)，而沒有進行詳細描述。
[0036]這里公開的各種系統(tǒng)和方法涉及對振蕩器所提供的參考時鐘信號與PLL / VCD的輸出端處的PLL時鐘信號之間的相位噪聲或振蕩進行測量，以及使用測量到的相位噪聲來提供校正的定時參考信號或者采樣信號的校正。
[0037]現(xiàn)在詳細地參考附圖中示出的并且在以下討論的示例。這里描述的系統(tǒng)和方法通過測量采樣時鐘PLL_CLK相對于參考振蕩器時鐘信號0SC_CLK的相位誤差，并且在采樣發(fā)生之前或之后對采樣時鐘的相位誤差(抖動)進行補償，從而解決抑制采樣時鐘(例如，在PLL / VCO的輸出端處提供的采樣時鐘)中的相位噪聲的問題。相位誤差可以在采樣時刻被測量、可以在與采樣時刻有所偏離的時刻被測量、或者可以被平均為用于解釋采樣開關(guān)輸入與采樣信號之間的路徑上的動態(tài)效果或延遲(例如，在被ADC采樣之前可以對混頻器輸出進行濾波；由此，導(dǎo)致信號劣化的相位噪聲在ADC采樣以前的某時間出現(xiàn)，其特征為信號路徑的群延遲)。這樣可以對采樣施加采樣后相位校正，由此去除相位噪聲的不利影響。這里描述的教導(dǎo)同樣適用于無線電系統(tǒng)、ADC采樣、以及通過性能受到相位噪聲嚴重影響的信號來進行采樣的任何適當?shù)南到y(tǒng)。
[0038]圖2A和圖2B示出了用于測量采樣時鐘中的相位噪聲的系統(tǒng)200和220的說明性框圖。系統(tǒng)200使用相位噪聲測量以從采樣時鐘中去除相位噪聲，并向解調(diào)器提供校正后的采樣時鐘信號。由此系統(tǒng)200的解調(diào)器可以提供與系統(tǒng)100所提供的類似解調(diào)信號相比受到相位噪聲的影響更小的解調(diào)信號。系統(tǒng)220使用相位噪聲測量以校正解調(diào)器的輸出端處的采樣，從而提供受相位噪聲影響更小的校正的解調(diào)信號。
[0039]圖2A和圖2B中示出的系統(tǒng)200和220均包括從天線204接收RF輸入信號并且分別在解調(diào)器的輸出端219a/219b處產(chǎn)生解調(diào)信號的解調(diào)器201。在一些實施例中，解調(diào)器包括由采樣時鐘驅(qū)動的混頻器?；谠诮庹{(diào)器201的時鐘輸入端218處接收到的采樣時鐘來執(zhí)行解調(diào)。包括VC0203的PLL202從振蕩器213 (例如，石英晶體振蕩器)接收參考時鐘信號0SC_CLK，并且產(chǎn)生PLL時鐘信號PLL_CLK。通常，由PLL202產(chǎn)生的時鐘信號PLL_CLK包含抖動。系統(tǒng)200和220均包括用于測量振蕩器參考時鐘信號0SC_CLK與PLL時鐘信號PLL_CLK之間的相位噪聲的相位噪聲測量單元216。
[0040]在圖2A的系統(tǒng)200中，單元216產(chǎn)生的相位噪聲測量信號被提供給相位校正單元214，該相位校正單元接收PLL時鐘信號PLL_CLK并且基于相位噪聲測量信號來產(chǎn)生相位校正時鐘信號。特別地，相位校正單元214可以產(chǎn)生與PLL_CLK信號相對應(yīng)并且將相位噪聲測量信號中指出的相位噪聲去除了的校正時鐘信號。在系統(tǒng)200中，單元214產(chǎn)生的相位校正時鐘信號被提供給解調(diào)器201的時鐘輸入端218，使得解調(diào)器201使用相位噪聲校正時鐘來解調(diào)接收到的RF輸入信號。
[0041]在圖2B的系統(tǒng)220中，單元216產(chǎn)生的相位噪聲測量信號被提供給采樣校正單元212。在系統(tǒng)220中，有噪聲的PLL時鐘信號PLL_CLK被提供給解調(diào)器201的時鐘輸入端218，使得解調(diào)器201使用有噪聲的PLL時鐘信號來解調(diào)接收到的RF輸入信號。與解調(diào)器201的輸出端219b耦接的采樣校正單元212接收來自解調(diào)器201的解調(diào)信號，并且基于來自單元216的相位噪聲測量信號來校正解調(diào)信號，使得校正單元212輸出相位噪聲校正信號。
[0042]在圖2A的系統(tǒng)200中，相位校正單元214和解調(diào)器201可以成為采樣電路(示為“采樣電路I”)的一部分，該采樣電路被構(gòu)造為將在天線204處接收的數(shù)據(jù)信號轉(zhuǎn)換為在采樣電路輸出端220a處的輸出數(shù)據(jù)信號。在圖2B的系統(tǒng)220中，解調(diào)器201和采樣校正單元212可以成為類似的采樣電路(示為“采樣電路2”)的一部分，該采樣電路被構(gòu)造為將在天線204處接收的數(shù)據(jù)信號轉(zhuǎn)換為在采樣電路輸出端220b處的輸出數(shù)據(jù)信號。采樣電路接收PLL_CLK信號和相位噪聲測量信號，并且基于PLL時鐘信號和相位噪聲信號將接收到的數(shù)據(jù)信號轉(zhuǎn)換為輸出數(shù)據(jù)信號。
[0043]圖2C以圖形的形式不出了具有不含相位噪聲的I和Q本機振蕩器(LO)信號以及RF輸入的正交混頻器的米樣。由于RF輸入與I同相而相對于Q相移了 90度，因此RF信號到構(gòu)象圖的矢量投影將會是[X，y] = [ I，O]。圖2D示出了相同的RF輸入信號和此時相移了 -29度(I和Q在前)以代表相位噪聲干擾的I和Q信號的瞬態(tài)圖。矢量結(jié)果是[X，y] = [0.89,
0.48]。圖2E中示出了兩個矢量投影在構(gòu)象圖上的相對位置。要注意，由于I / Q矢量被理解為相對于(偏移的)I和Q基函數(shù)，因此即使在兩種情況下RF輸入信號是相同的，LO上的相位噪聲也表現(xiàn)為RF輸入信號上的相位噪聲。如果我們能夠測量I和Q采樣信號的相對相移，我們則可以反旋(de-rotate)基函數(shù)，由此從降頻變換信號(down-converted)中去除相位噪聲的影響。要注意，就采樣延遲而言，LO相位噪聲通常類似地影響I和Q通道。這是因為LO的相位噪聲的影響通常遠高于用于生成正交采樣信號的分頻器(divider)或緩沖器的相位噪聲的影響。
[0044]可以通過使用包括時間-數(shù)字轉(zhuǎn)換器(TDC)和時間邊沿量化器(TEQ)的相位噪聲測量單元對LO時鐘信號PLL_CLK與振蕩器參考時鐘0SC_CLK進行比較來測量和校正相位噪聲引起的抖動。在一些實施例中，在采樣之前進行校正(例如，見圖2A的系統(tǒng)200)。在其他實施例中，在采樣之后進行校正(例如，見圖2B的系統(tǒng)220)。
[0045]圖3A示出了用于測量和校正相位噪聲引起的抖動的電路系統(tǒng)300的框圖。電路系統(tǒng)300包括提供參考時鐘信號0SC_CLK的振蕩器313，該參考時鐘信號0SC_CLK用于為諸如PLL302之類的頻率穩(wěn)定器提供定時參考信號。參考時鐘信號0SC_CLK可選地輸入到分頻器305，該分頻器305在其輸出端處產(chǎn)生頻率比0SC_CLK信號的頻率低M倍的PLL更新信號PLL_Update_CLK。通常M是大于I的整數(shù)；但是，在一些示例中，M是非整數(shù)。在使用分頻器305的電路300中，PLL_Update_CLK在輸入端處被提供到PLL302 ;在沒有使用分頻器305的電路中，OSC_CLK在輸入端處被提供到PLL302。PLL302包括相位頻率檢測器304、產(chǎn)生PLL時鐘信號PLL_CLK的VC0303、以及用于在將減小的頻率反饋到相位頻率檢測器304之前使PLL時鐘信號PLL_CLK的頻率減小整數(shù)N倍的分頻器306。在一些實施例中，分頻器306可以使PLL時鐘信號PLL_CLK的頻率減小整數(shù)比K / N倍。通常，諸如PLL302之類的頻率穩(wěn)定器產(chǎn)生示為PLL時鐘信號PLL_CLK的頻率穩(wěn)定時鐘信號，該頻率穩(wěn)定時鐘信號具有高于PLL_Update_CLK信號的頻率N倍(或者高于N / K倍，其中N和K是整數(shù))的頻率，該頻率對應(yīng)于高于振蕩器信號OSC_CLK的頻率的N / (MxK)倍的頻率。在存在分頻器305的示例中，相位頻率檢測器304以低于振蕩器時鐘信號OSC_CLK的速度(即，以低于時鐘信號OSC_CLK M倍的速度)執(zhí)行相位比較。 [0046]在一些實施例中，頻率穩(wěn)定器或鎖相環(huán)302中的非理想因素(例如，電荷泵泄露)使VCO輸出信號PLL_CLK在相位頻率檢測器的比較瞬間沒有與參考時鐘邊沿完美地對齊。電路系統(tǒng)300包括相位噪聲測量單元(例如，圖2A和圖2B的單元216)。相位噪聲測量單元可以包括TDC321、TEQ322、和/或其他處理電路系統(tǒng)。TDC321測量提供到TDC的輸入端的信號之間的相位差。TDC321在各自的輸入端處接收PLL時鐘信號PLL_CLK (或者頻率穩(wěn)定器的輸出端處的其他頻率穩(wěn)定信號)和振蕩器時鐘信號0SC_CLK?；诮邮盏降臅r鐘信號，TDC產(chǎn)生一個或多個表示接收到的時鐘信號之間的相位誤差的輸出信號。TDC輸出信號可以是具有P(P是大于或等于I的整數(shù))位的信號。TEQ322和/或其他處理電路系統(tǒng)處理從TDC輸出的信號，以在其輸出端處產(chǎn)生相位噪聲測量信號。在一些示例中，TEQ322和/或其他處理電路系統(tǒng)可以識別從TDC接收到的信號中的躍遷定時，將該躍遷定時與基準躍遷定時值進行比較，并且基于比較結(jié)果判定躍遷定時是否隨時間改變。在示例中，TEQ322和/或其他處理電路系統(tǒng)可以輸出表示測量到的相位延遲與基準相位延遲之差的相位噪聲信號。如圖3A所示，TEQ322和/或其他處理電路系統(tǒng)輸出的信號可以是具有q位的信號(q是大于或等于I的整數(shù))。
[0047]圖3B說明性地示出了振蕩時鐘信號0SC_CLK和PLL時鐘信號PLL_CLK的時序圖。TDC321測量時序圖中示為A0的相位噪聲，該相位噪聲是0SC_CLK和PLL_CLK信號中的上升沿之間的相位噪聲。圖3C中示出了 TDC的示例性結(jié)構(gòu)。
[0048]圖3C示出了適用于相位噪聲的補償?shù)腡DC350的實施例。串聯(lián)連接的一串P個延遲元件351 (例如，在圖3C中其被實現(xiàn)為逆變器)由PLL / VCO輸出信號PLL_CLK驅(qū)動。延遲線中的每個延遲元件具有與P個鎖存器中的對應(yīng)的一個鎖存器耦接的輸出端，并且所有的延遲線元件輸出同時被鎖存器線采樣。鎖存器由參考時鐘信號0SC_CLK計時，使得鎖存器線中的每個鎖存器在參考時鐘信號0SC_CLK的邊沿上(例如，在參考時鐘信號的上升沿、下降沿、或者上升和下降沿上)采樣對應(yīng)的延遲元件輸出。鎖存采樣Atl, A1,…，Alri被輸出為包括所有采樣的寬度為P的信號。隨后由TDC提供的鎖存采樣可以被用于基于鎖存采樣的模式來確定PLL_CLK信號與0SC_CLK信號之間的近似相位延遲。通常，串中的每個延遲元件具有相同的延遲期，可以通過改變提供到串中的延遲元件的諸如供電電壓Va之類的控制信號來調(diào)節(jié)該延遲期。
[0049]圖3D示出了圖3C的TDC350中的信號的說明性時序圖。該時序圖中示出了在邏輯低狀態(tài)和邏輯高狀態(tài)之間周期性交替的PLL輸出信號PLL_CLK。PLL_CLK信號被饋送通過延遲元件351的串。串中的每個延遲元件具有長度d的延遲。因此，串中的第一延遲元件的輸出反應(yīng)了比當前時間提前時間d處的PLL_CLK信號的值，串中的第二延遲元件的輸出反應(yīng)了比當前時間提前時間2*d處的PLL_CLK信號的值，并且串中的第(p-1)個延遲元件的輸出反應(yīng)了比當前時間提前時間(p_l)*d處的PLL_CLK信號的值。在圖3D所示的示例中，延遲d大約是PLL_CLK信號周期的I / 14倍，使得串中的14個元件的延遲對應(yīng)于PLL_CLK信號的一個周期。在示例中，P=18。當接收到振蕩器時鐘信號OSC_CLK的上升沿時，該上升沿使鎖存器353的串采樣并存儲延遲元件串中的對應(yīng)延遲元件351的輸出值。如圖3D所不，鎖存Ag 至 A17 可以存儲值 Aout- (Ag j A1 j A2J A3J A4, A5, A6, A7, A8, A9, A10，A11，A12, A13? A14?A15,A16,A17) = (1,1,0,0,0,0,0,0,0,1,1,1,1,1,1,1,0,0)。值 Aout 由 TDC321 提供到 TEQ322。時間邊沿量化器(TEQ )在采樣的TDC輸出中尋找PLL_CLK邊沿躍遷，并且將代表躍遷出現(xiàn)的分接頭(tap)的值輸出。在各種實施例中，標記了 O — I躍遷；標記了 I — O躍遷；標記了所有的躍遷；標記了其中另外 標記躍遷極性(I — O或O — I)的所有躍遷。在示例中，響應(yīng)于對值A(chǔ)。u t的接收，TEQ檢測下降(1 — 0)躍遷出現(xiàn)時的采樣。在該情況下，TEQ將采樣2和16識別為與從邏輯高電平“I”到邏輯低電平“O”的下降躍遷相對應(yīng)。在一些實施例中，TDC輸出P可以被直接用于相位校正，而不需要TEQ (例如，來自輸出P的平行數(shù)字位可以與代表基準的平行數(shù)字位異或。)
[0050]在一些實施例中，整數(shù)N分頻PLL302使VC0303與PLL_Update_CLK信號相位同步(或者在沒有使用分頻器305的示例中，與振蕩器時鐘信號0SC_CLK相位同步)。在示例性實施例中，PLL302在5MHz相位比較速度下操作，以達到信道間隔要求，并且PLL具有500kHz的帶寬。5MHz時鐘從運行速度為20MHz的晶體振蕩器313生成，并且被分頻器305以M=4倍分頻。TDC321在20MHz 0SC_CLK時鐘周期的每個上升沿處測量VCO時鐘信號PLL_CLK與20MHz參考時鐘信號0SC_CLK之間的時間延遲特性。PLL302使VC0303的相位相對于振蕩器時鐘0SC_CLK直流穩(wěn)定；但是，通常僅在相位頻率檢測器304將VCO與振蕩器時鐘0SC_CLK(或PLL_Update_CLK)比較的時刻，VCO時鐘信號PLL_CLK的邊沿與參考時鐘信號0SK_CLK以期望的相位關(guān)系對齊。在各種實施例中，PLL_CLK信號的相位與振蕩器信號0SC_CLK的相位對準；PLL_CLK信號相位相對于振蕩器參考0SC_CLK信號相位以某一偏移對準。通常，不需要PLL_CLK信號的相位與參考信號0SC_CLK的任何特定相位都對準，而僅期望PLL_CLK信號的相位在直流意義上穩(wěn)定于振蕩器信號0SC_CLK的相位，使得PLL_CLK信號與0SC_CLK信號之間的相位偏移在直流意義上保持恒定(例如，由于PLL中的非理想因素(泄露等)或系統(tǒng)內(nèi)的其他相位延遲，使得VCO與參考之間的相位偏移可以是Ins)。重要地，PLL穩(wěn)定了振蕩器信號0SC_CLK (或PLL_Update_CLK)與PLL輸出信號PLL_CLK之間的總相位關(guān)系，使得PLL_CLK信號與0SC_CLK (或PLL_Update_CLK)信號之間的相位關(guān)系在比較期間標稱上是重復(fù)的(例如，在緊接著比較期間的時間內(nèi)的20MHz0SC_CLK時鐘邊沿的相位關(guān)系將會在標稱上等于比較期間以后200ns的時間內(nèi)的20MHz 0SC_CLK時鐘邊沿的相位關(guān)系)。因為0SC_CLK信號與PLL_CLK信號之間的相位關(guān)系是彼此直流穩(wěn)定的，所以可以測量和補償源于標稱相位關(guān)系的變化。
[0051]在圖3A的電路系統(tǒng)300中，TDC321在其一個輸入端處連續(xù)地接收PLL_CLK信號，使PLL_CLK信號連續(xù)地傳播通過延遲元件351的串。為了減小電路系統(tǒng)300的功率消耗，脈沖發(fā)生器可以與“與”門結(jié)合使用，以僅在需要測量的時間附近的有限時間(即，OSC_CLK信號中的躍遷邊沿附近的有限時間段)內(nèi)激活TDC321。
[0052]圖4A示出了僅在有限時間內(nèi)激活TDC的說明性電路系統(tǒng)400。電路系統(tǒng)400包括如電路系統(tǒng)300中的振蕩器時鐘413和PLL402。此外，電路系統(tǒng)400包括長度D的第一延遲元件405、異或(“X0R”)門407、長度小于D (例如，D / 2)的第二延遲元件409、以及“與”門411。振蕩器時鐘信號0SK_CLK被提供到XOR門407的一個輸入端，并且通過延遲元件405到XOR門407的另一個輸入端。XOR門407的輸出端處的信號被延遲元件409延遲了時間D / 2，以產(chǎn)生TDC_enable信號。此外，延遲405元件的輸出端處的信號(例如，與0SC_CLK信號的延遲形式對應(yīng)的信號0SC_CLK_D)被提供到PLL402的輸入端。在一些實施例中，提供到PLL402的輸入是直接取自振蕩器時鐘，而不是振蕩器時鐘的延遲形式。TDC_enable信號和PLL402的輸出端處的信號PLL_CLK_D被提供到“與”門411。與門411的輸出端產(chǎn)生0UT_CLK信號，該信號被提供到TDC的PLL_CLK輸入端。延遲元件405的輸出端產(chǎn)生0SC_CLK_D信號，該信號被提供到TDC的0SC_CLK輸入端。在一些實施例中，延遲D被選擇為比邊沿從Atl到Alri穿過TDC寄存器所需的時間更長。 [0053]圖4B示出了電路系統(tǒng)400產(chǎn)生的信號的說明性時序圖。如圖4B所示，電路系統(tǒng)400產(chǎn)生0UT_CLK信號，該信號在不是0SK_CLK信號中的躍遷附近的時間段內(nèi)保持邏輯低狀態(tài)。由此0UT_CLK信號對應(yīng)于0SK_CLK信號中的躍遷附近的時間段內(nèi)的PLL_CLK信號的門控形式。具體地，在0SC_CLK_D信號中的每個躍遷之前的D / 2處開始到0SC_CLK_D信號中的每個躍遷之后的D / 2處結(jié)束的時間段內(nèi)，0UT_CLK信號與PLL_CUUHf號相同(不考慮“與”門的傳播延遲)。由此可以在減小TDC的功率消耗的同時，將0UT_CLK信號和0SC_CLK_D信號用作到TDC的輸入。僅當需要時操作的TDC的所述門控可以節(jié)省大量電能(例如，每20MHz周期將TDC激活I(lǐng)ns實現(xiàn)了比連續(xù)操作低50倍的TDC功率消耗)。
[0054]圖5示出了 TDC中使用的時序信號的說明性時序圖。在示例性實施例中，TDC在20MHz參考時鐘信號0SC_CLK的每個邊沿處采樣。0SC_CLK信號的分頻形式，即PLL_Update_CLK信號，被提供到PLL (例如，圖3A的PLL302)的輸入端處。PLL_CLK信號的分頻形式，即信號PLL_DivN，具有長于PLL_CLK信號周期N倍的周期，并且被用于限定PLL的比較時段。在每個比較時段，相位檢測器(例如，圖3A的相位頻率檢測器304)測量PLL_DivN與PLL_Update_CLK之間的相位差。在一些實施例中，通過將0SC_CLK進行M分頻來根據(jù)0SC_CLK導(dǎo)出PLL_Update_CLK。在圖5的示例中，N=32，M=3。尤其是，PLL_DivN信號的每個上升沿躍遷被用于確定比較時段的開始。0SC_CLK信號中有6個邊沿，它們被參考比較之間示出的25ns間隔(E0至E5)隔開，產(chǎn)生了圖5所示的6個采樣值Λ 0(|、Δ θ1> Λ 02、Δ θ3> Λ 04、和Δ e 5。每個采樣值對應(yīng)于TDC輸出值A(chǔ)tjut,并且被提供到TEQ以識別在TDC輸出中出現(xiàn)邊沿躍遷的采樣值。為了確定相位噪聲或抖動，每個采樣值均與對應(yīng)于相關(guān)參考時鐘邊沿的基準值進行比較?？蛇x地，替代使用采樣值△ ei，對應(yīng)于各比較的一個或多個TEQ值與對應(yīng)于各個相關(guān)時鐘邊沿的基準值進行比較。例如，考慮在圖上的橢圓中具體示出的邊沿E2，在TEQ采樣值7和17處存在PLL_CLK_D的O — I躍遷。如果在其后的周期(200ns以后)中TEQ報告8和18的躍遷，則TEQ確定PLL_CLK已經(jīng)向前偏移了 I個單位延遲，并且在采樣之后可以使用該I個單位延遲的值來校正相位誤差。同樣，考慮到邊沿E4，若TEQ報告I和11的躍遷(與歷史基準值2和12相比)，我們將了解到VCO已經(jīng)向后偏移了 I個單位延遲，并且可以在采樣后使用該值來校正相位誤差。要注意，在通常情況下，采樣TDC的每個參考邊沿E0-E5具有其自身的歷史基準值(若針對每個比較周期比較多個邊沿，則該值為多個)，新的采樣可以與該基準值比較以確定抖動。
[0055]不需要PLL_CLK信號與參考0SC_CLK信號之間的絕對相位關(guān)系；而是，當校正采樣值時，僅考慮抖動導(dǎo)致的時間差而不是其他由PLL補償了的時間差。用于該比較的歷史基準值可以是靜態(tài)的，例如，TEQ針對對應(yīng)的躍遷所采樣的第一所述值；歷史基準值可以是經(jīng)過一段時間得到的一系列TEQ測量的濾波形式的結(jié)果(例如，基準值可以是使用帶寬小于比較時段的一階數(shù)字濾波器來針對所選邊沿輸出的TEQ的低通濾波形式)。數(shù)字邏輯可以執(zhí)行合理性檢查，以丟棄(例如，鎖存器的亞穩(wěn)定性或TDC的輸出碼的噪聲點(sparkle)導(dǎo)致的)有效性值得懷疑的采樣數(shù)據(jù)。通常，存在多個存儲的VCO延遲的歷史值:每一個都針對VCO相位邊沿與0SC_CLK邊沿之間的一個唯一的相位關(guān)系。由于該模式在每個比較周期內(nèi)重復(fù)，圖5的示例所需的不同值的數(shù)量為12 (S卩，針對PLL_Update_CLK的M=3個周期產(chǎn)生的6個邊沿中的每個有2個值):每個參考邊沿通過TEQ捕獲兩個O — I的VCO躍遷，并且有6個0SC_CLK邊沿被捕獲(3個上升和3個下降)。更一般地，不同值的數(shù)量可以計算為2*2*M (對應(yīng)于針對PLL_Update_CLK的一個周期期間出現(xiàn)的0SC_CLK的M個周期期間出現(xiàn)的每個上升沿所記錄的2個值，以及針對相同時間段內(nèi)的每個下降沿所記錄的2個值)。在各種實施例中，僅考慮作為參考的相似邊沿(例如，僅上升沿)；考慮參考邊沿的子集(例如，如果ADC以IOMHz采樣，則可以考慮每隔一個上升沿);第二個更高的帶寬PLL生成用于VCO的比較的參考時鐘，第二參考時鐘被用作參考以對待補償?shù)腣CO的相位噪聲進行測量；使用任何其他適當?shù)膮⒖夹盘柸〈?SC_CLK。要注意，TEQ以大約40MHz的速度提供抖動測量(由于20MHz時鐘可以具有非50%的占空比，其在一些實施例中被測量并補償)。由此，能量高達20MHz的相位噪聲可以從采樣后的數(shù)據(jù)中去除。在一些實施例中，可以不保存多個歷史副本，而是保存單個歷史基準值。在該情況下，用于圖5的12個值的額外的歷史基準參考點通過在不同的參考邊沿處加上或減去已知的期望相位關(guān)系來根據(jù)單個歷史基準值導(dǎo)出。例如，如果已知由于PLL分頻比而使0SC_CLK與EO的相位關(guān)系比0SC_CLK與El的相位關(guān)系小3個延遲，并且EO的TEQ基準值是5和15，則El的基準值可以計算為5_3和15-3=2和12。可以從已知的單個歷史基準值(例如5、15)推導(dǎo)出第二歷史基準值(例如2、12)。由于VCO的頻率和參考時鐘的頻率是已知的，因此VCO和參考時鐘信號0SC_CLK中的標稱相位關(guān)系已知。
[0056]在一些實施例中，作為解調(diào)處理的一部分，(例如，用于構(gòu)造歷史基準TEQ值的低通濾波的帶寬以下的)低頻相位噪聲被去除，由此使基準相位延遲濾波器以下的低頻相位噪聲不相關(guān)。
[0057]圖6A示出了雙串TDC601的示例性實施例。雙串TDC與圖3C的TDC350的結(jié)構(gòu)相似，但是包括額外的r個延遲元件的串聯(lián)互連串和形成第二延遲線的r個對應(yīng)的鎖存器(r是大于I的整數(shù))。每個延遲線以示為PLL_CLK的待測量的信號作為輸入。延遲線具有沿著延遲線的長度的鎖存器，當在參考時鐘0SK_CLK中檢測到躍遷時采樣鎖存器。延遲元件串A和B具有不同的單位元件傳播延遲，使得串A中的每個延遲元件具有延遲dA并且串B中的每個延遲元件具有延遲dB。通常，延遲時段4和4是不同的延遲時段?？梢酝ㄟ^改變提供到串中的延遲元件的供電電壓\或Vb、串中的裝置的大小、延遲元件的負載電容(例如，變?nèi)荻O管的偏置電壓)、或任何其他適當?shù)膮?shù)來調(diào)節(jié)每個串中的傳播延遲。在將逆變器用作延遲元件的一些實施例中，從逆變器串中取每隔一個的分接頭(tap)，使得上升沿和下降沿之間的不匹配不會成為問題。在一個示例性實施例中，延遲串A和延遲串B包括兩個標稱上相同的延遲元件的串，這些串具有由施加到電源1和％上的電壓差導(dǎo)致的期望的傳播延遲差，稍后在本文中將參照圖7A和圖7B進行描述。當采樣了信號時，兩條延遲串A和B將分別提供P位長度的采樣和r位長度的采樣，它們分別包含了有關(guān)信號OSC_CLK和PLL_CLK的相對相位的信息。
[0058]在一些實施例中，通過對提供到包括至少帶有一個輸入端的逆變器的電流不飽和型逆變器的控制信號進行調(diào)節(jié)，以通過改變延遲元件的轉(zhuǎn)換速度來調(diào)節(jié)延遲，從而控制延遲線內(nèi)的單位元件的延遲。在一些實施例中，由耦接在逆變器與地或與電源節(jié)點之間的額外的NMOS晶體管、PMOS晶體管、或者NMOS和PMOS晶體管二者來實現(xiàn)可調(diào)節(jié)的轉(zhuǎn)換速度，其中施加到額外的裝置上的門偏置對逆變器所供給的最大電流進行調(diào)節(jié)。
[0059]圖6B示出了圖6A的雙接頭TDC601中的信號的說明性時序圖。該時序圖示出了PLL輸出信號PLL_CLK，其被饋送通過延遲元件串A以產(chǎn)生采樣PLL_CLK_A的串，并被饋送通過延遲元件串B以產(chǎn)生采樣PLL_CLK_B的串。當在0SC_CLK信號中檢測到邊沿躍遷時，由對應(yīng)的鎖存器同時對采樣PLL_CLK_A和采樣PLL_CLK_B的串進行采樣，以產(chǎn)生輸出Atjut和Bouto在示例中，串A中的每個元件的延遲大約是PLL_CLK信號周期的I / 14倍，而串B中的每個元件的延遲大約是PLL_CLK信號周期的I / 10倍。因此，在PLL_CLK_A信號的一個周期中得到14個采樣，而在PLL_CLK_B信號的一個周期中得到10個采樣。輸出Awt和Bwt被提供到TEQ，其將采樣2和16識別為對應(yīng)于PLL_CLK_A信號中的下降躍遷，并且將采樣I和11識別為對應(yīng)于PLL_CLK_B信號中的下降躍遷。根據(jù)參照以下示例描述的處理，基于所識別的采樣([2，16]和[1，11])來確定相位噪聲測量。
[0060]在一個示例中，假設(shè)PLL_CLK是5.8GHz的輸入信號，并且調(diào)節(jié)TDC使得對于串A而言PLL_CLK的一個完整周期橫跨16個分接頭(串A中的每個延遲代表22.5度(=360 /16)，總的TDC長度捕獲1.5個PLL_CLK周期，這1.5個PLL_CLK周期跨越p=24個分接頭或540度)，對于串B，PLL_CLK的一個完整周期橫跨18個分接頭(串B中的每個延遲代表20度(=360 / 18)，總的TDC長度捕獲1.5個PLL_CLK周期，這1.5個PLL_CLK周期跨越27個分接頭或540度)。輸出代表如下的延遲(單位為ps):
[0061]
【權(quán)利要求】
1.一種系統(tǒng)，包括: 時間-數(shù)字轉(zhuǎn)換器，其包括: 多個延遲元件的第一串聯(lián)互連，其中所述第一串聯(lián)互連中的第一延遲元件在輸入端處接收第一定時信號； 第一組多個鎖存器，其中所述第一組多個鎖存器中的每個鎖存器分別具有與所述第一串聯(lián)互連中的一個延遲元件的輸出端連接的輸入端，并且所述第一組多個鎖存器中的每個鎖存器在時鐘輸入端處接收第二定時信號； 多個延遲元件的第二串聯(lián)互連，其中所述第二串聯(lián)互連中的第一延遲元件在輸入端處接收所述第一定時信號；以及 第二組多個鎖存器，其中所述第二組多個鎖存器中的每個鎖存器分別具有與所述第二串聯(lián)互連中的一個延遲元件的輸出端連接的輸入端，并且所述第二組多個鎖存器中的每個鎖存器在時鐘輸入端處接收所述第二定時信號； 并且所述系統(tǒng)還包括: 處理電路系統(tǒng)，其與所述第一組多個鎖存器和第二組多個鎖存器的輸出端耦接，并且被構(gòu)造為基于所述第一組多個鎖存器和第二組多個鎖存器的輸出來確定所述第一定時信號與所述第二定時信號之間的近似相位延遲。
2.如權(quán)利要求1所述的系統(tǒng)，其中所述第一串聯(lián)互連中的每個延遲元件具有第一延遲周期，所述第二串聯(lián)互連中的每個延遲元件具有與所述第一延遲周期不同的第二延遲周期。
3.如權(quán)利要求2所述的系統(tǒng)， 其中所述第一串聯(lián)互連中的每個延遲元件與第一控制信號耦接， 所述系統(tǒng)還包括電路系統(tǒng)，用以對連接到所述第一串聯(lián)互連中的延遲元件的所述第一控制信號進行調(diào)節(jié)。
4.如權(quán)利要求3所述的系統(tǒng)，其中所述延遲元件與所述第一控制信號耦接，使得所述第一控制信號與所述延遲元件的電源節(jié)點耦接，或者使得所述第一控制信號與耦接到所述延遲元件內(nèi)的節(jié)點的變?nèi)荻O管耦接，或者使得所述控制信號與所述延遲元件的電流不飽和輸入端f禹接。
5.如權(quán)利要求3所述的系統(tǒng)，其中用于選擇性地調(diào)節(jié)所述第一控制信號的所述電路系統(tǒng)包括: 脈沖寬度計算器，其與所述第一組多個鎖存器的輸出端耦接，并且被構(gòu)造為以所述第一延遲周期為單位確定所述第一定時信號的脈沖寬度； 比較器，其被構(gòu)造為比較所確定的脈沖寬度與期望的脈沖寬度，并且輸出比較結(jié)果；以及 可調(diào)節(jié)控制信號電路系統(tǒng)，其基于所述比較結(jié)果來調(diào)節(jié)所述第一控制信號。
6.如權(quán)利要求5所述的系統(tǒng)， 其中所述第二串聯(lián)互連中的每個延遲元件與第二控制信號連接， 所述系統(tǒng)還包括: 第二脈沖寬度計算器，其與所述第二組多個鎖存器的輸出端耦接，并且被構(gòu)造為以所述第二延遲周期為單位確定所述第一定時信號的第二脈沖寬度；第二比較器，其被構(gòu)造為比較所確定的第二脈沖寬度與期望的第二脈沖寬度，并且輸出第二比較結(jié)果； 第二可調(diào)節(jié)控制信號電路系統(tǒng)，其基于所述第二比較結(jié)果來調(diào)節(jié)所述第二控制信號。
7.一種系統(tǒng),包括: 多個延遲元件的串聯(lián)互連，其中所述串聯(lián)互連中的第一延遲元件在輸入端處接收第一定時信號，并且所述串聯(lián)互連中的每個延遲元件具有第一延遲周期并且與控制信號耦接； 多個鎖存器，其中所述多個鎖存器中的每個鎖存器分別具有與所述串聯(lián)互連中的一個延遲元件的輸出端連接的輸入端，并且所述多個鎖存器中的每個鎖存器在時鐘輸入端處接收第二定時信號；以及 電路系統(tǒng)，其被構(gòu)造為基于所述多個鎖存器的輸出來選擇性地調(diào)節(jié)與所述串聯(lián)互連中的延遲元件耦接的控制信號。
8.如權(quán)利要求7所述的系統(tǒng)，其中所述電路系統(tǒng)調(diào)節(jié)所述控制信號以得到期望的第一延遲周期。
9.如權(quán)利要求7所述的系統(tǒng)，所述電路系統(tǒng)調(diào)節(jié)所述控制信號，使得在所述第一定時信號的周期內(nèi)配合有預(yù)定數(shù)量的第一延遲周期。
10.如權(quán)利要求7所述的系統(tǒng)，其中所述電路系統(tǒng)包括: 脈沖寬度計算器，其與所 述多個鎖存器中的每個鎖存器的輸出端耦接，并且被構(gòu)造為以所述第一延遲周期為單位確定所述第一定時信號的脈沖寬度； 比較器，其被構(gòu)造為比較所確定的脈沖寬度與預(yù)設(shè)的脈沖寬度，并且輸出比較結(jié)果；以及 可調(diào)節(jié)控制信號電路系統(tǒng)，其基于所述比較結(jié)果來調(diào)節(jié)所述控制信號。
11.如權(quán)利要求7所述的系統(tǒng)，其中: 所述第二定時信號的頻率低于所述第一定時信號的頻率；并且 所述第一延遲周期比所述第一定時信號的周期短。
12.—種系統(tǒng),包括: 頻率穩(wěn)定器，其在輸入端處接收第一參考時鐘，并且在輸出端處產(chǎn)生頻率穩(wěn)定信號； 相位噪聲測量單元，其分別在第一輸入端和第二輸入端處接收第二參考時鐘和所述頻率穩(wěn)定信號，所述相位噪聲測量單元被構(gòu)造為產(chǎn)生表示所述第二參考時鐘與所述頻率穩(wěn)定信號之間的相位噪聲的相位噪聲信號；以及 采樣電路，其被構(gòu)造為將第一數(shù)據(jù)信號轉(zhuǎn)換為第二數(shù)據(jù)信號，其中所述采樣電路接收所述頻率穩(wěn)定信號和所述相位噪聲信號，并且基于所述頻率穩(wěn)定信號和所述相位噪聲信號來將所述第一數(shù)據(jù)信號轉(zhuǎn)換為所述第二數(shù)據(jù)信號。
13.如權(quán)利要求12所述的系統(tǒng)，其中所述頻率穩(wěn)定器包括鎖相環(huán)(PLL)。
14.如權(quán)利要求12所述的系統(tǒng)，其中所述第二參考時鐘信號是以下信號之一，即，所述第一參考時鐘信號、所述第一參考時鐘信號的分頻形式、或者所述第一參考時鐘信號的多頻。
15.如權(quán)利要求12所述的系統(tǒng)，其中所述采樣電路被構(gòu)造為基于所述第二參考時鐘與所述頻率穩(wěn)定信號之間的相位延遲中的基準相位延遲的各個變型來將所處第一數(shù)據(jù)信號轉(zhuǎn)換為所述第二數(shù)據(jù)信號。
16.如權(quán)利要求15所述的系統(tǒng)，其中使用以下步驟中的一個來設(shè)置所述基準相位延遲:對所述相位噪聲測量單元的輸出進行濾波；采樣所述相位噪聲測量單元的輸出。
17.如權(quán)利要求12所述的系統(tǒng)，其中所述相位噪聲測量單元包括: 時間-數(shù)字轉(zhuǎn)換器(TDC)，其被構(gòu)造為測量所述第二參考時鐘與所述頻率穩(wěn)定時鐘信號之間的相位延遲；以及 處理電路系統(tǒng)，其包括時間邊沿量化器(TEQ)，所述處理電路系統(tǒng)被構(gòu)造為將所述時間-數(shù)字轉(zhuǎn)換器測量到的所述相位延遲與基準相位延遲進行比較，并且產(chǎn)生表示所測量到的相位延遲與所述基準相位延遲之差的相位噪聲信號。
18.如權(quán)利要求12所述的系統(tǒng)，其中所述采樣電路包括: 相位校正單元，其被構(gòu)造為接收所述頻率穩(wěn)定時鐘信號和所述相位噪聲信號，并且產(chǎn)生與所述頻率穩(wěn)定時鐘信號對應(yīng)的校正時鐘信號，其中從所述校正時鐘信號中去除了所述相位噪聲信號所表不的相位噪聲的至少一部分。
19.如權(quán)利要求18所述的系統(tǒng)，還包括: 時間-數(shù)字轉(zhuǎn)換器，其被構(gòu)造為測量所述校正時鐘信號與所述第二參考時鐘之間的相位延遲， 其中所述相位校正單元包括可變延遲元件，該可變延遲元件被構(gòu)造為以基于所述相位噪聲信號確定的可調(diào)節(jié)延遲來對所述頻率穩(wěn)定時鐘信號進行延遲，以及 其中所述相位校正單元還被構(gòu)造為基于所述時間-數(shù)字轉(zhuǎn)換器作出的所述校正時鐘信號與所述第二參考時鐘之間的相位延遲測量來調(diào)節(jié)所述相位校正單元的比例因子。
20.如權(quán)利要求12所述的系統(tǒng)，其中所述采樣電路包括: 解調(diào)器，其被構(gòu)造為接收所述第一數(shù)據(jù)信號，并且通過使用所述頻率穩(wěn)定時鐘信號解調(diào)所述第一數(shù)據(jù)信號來產(chǎn)生解調(diào)信號； 采樣校正單元，其被構(gòu)造為接收所述解調(diào)制信號，并且通過基于所述相位噪聲信號對所述解調(diào)信號的采樣相位進行校正來產(chǎn)生所述第二信號。
21.如權(quán)利要求20所述的系統(tǒng)，其中所述采樣校單元包括: 用于確定相位角的電路系統(tǒng)，該相位角與所述解調(diào)信號的一系列米樣中的每一個相關(guān)聯(lián)；以及 用于基于作為所述相位噪聲信號的一部分而接收的對應(yīng)相位延遲測量來調(diào)節(jié)所述解調(diào)信號的一系列采樣中的每一個的相位角并用于輸出所述第二信號的電路系統(tǒng)。
22.一種方法，包括的步驟有: 在接收振蕩器時鐘信號的鎖相環(huán)(PLL)中生成鎖相環(huán)時鐘信號； 測量所述鎖相環(huán)時鐘信號與所述振蕩器時鐘信號之間的相位； 將所測量的相位與基準相位比較，并且產(chǎn)生表示所測量的相位與所述基準相位之差的相位噪聲信號； 使用所述鎖相環(huán)時鐘信號和所述相位噪聲信號將第一數(shù)據(jù)信號轉(zhuǎn)換為第二數(shù)據(jù)信號。
23.如權(quán)利要求22所述的方法，其中將所述第一數(shù)據(jù)信號轉(zhuǎn)換為所述第二數(shù)據(jù)信號的步驟包括: 基于所述鎖相環(huán)時鐘信號產(chǎn)生校正時鐘信號并且將所述相位噪聲信號所表示的相位噪聲的至少一部分從所述校正時鐘信號中去除；以及使用所述校正時鐘信號解調(diào)所述第一數(shù)據(jù)信號，以產(chǎn)生所述第二數(shù)據(jù)信號。
24.如權(quán)利要求23所述的方法，還包括: 測量所述校正時鐘信號與所述振蕩時鐘信號之間的第二相位， 其中產(chǎn)生所述校正時鐘信號的步驟包括產(chǎn)生與所述鎖相環(huán)時鐘信號對應(yīng)的校正時鐘信號并且從所述校正時鐘信號中去除所述相位噪聲信號所表示的相位噪聲的至少一部分和所測量的第二相位。
25.如權(quán)利要求24所述的方法，其中產(chǎn)生所述校正時鐘信號的步驟包括: 以基于所述相位噪聲信號和所測量的第二相位確定的可調(diào)節(jié)的延遲來對所述鎖相環(huán)時鐘信號進行延遲。
26.如權(quán)利要求22所述的方法，其中將所述第一數(shù)據(jù)信號轉(zhuǎn)換為所述第二數(shù)據(jù)信號的步驟包括: 通過使用所述鎖相環(huán)時鐘信號解調(diào)所述第一數(shù)據(jù)信號來產(chǎn)生解調(diào)信號；以及 通過基于所述相位噪聲信號校正所述解調(diào)信號來產(chǎn)生所述第二信號。
27.如權(quán)利要求26所述的方法，其中校正所述調(diào)制信號的采樣的步驟包括: 確定與所述解調(diào)信號的一系列米樣中的每一個相關(guān)的相位角； 基于作為所述相位噪聲信號的一部分而接收的對應(yīng)相位測量來調(diào)節(jié)所述調(diào)制信號的一系列采樣中的每一個的相位角；以及 產(chǎn)生所述第二信號作為已基于所述對應(yīng)的相位測量調(diào)節(jié)了相位角的調(diào)制信號的一系列采樣。
【文檔編號】H03L7/099GK103580682SQ201310322740
【公開日】2014年2月12日 申請日期:2013年7月29日 優(yōu)先權(quán)日:2012年7月27日
【發(fā)明者】馬克·艾蘭·萊姆金, 托爾·尼爾森·朱諾 申請人:達斯特網(wǎng)絡(luò)公司