一種自動生成全局異步復位信號的工藝映射方法及集成電路的制作方法
【專利摘要】本發(fā)明涉及一種自動生成全局異步復位信號的工藝映射方法及集成電路，其中所述方法包括：根據用戶設計里不同的RTL寫法對應映射出寄存器；對映射出的寄存器進行邏輯運算，將寄存器中無和/或異步和/或同步復位信號映射成全局異步復位信號，通過該全局異步復位信號進行全局復位，其中所述全局異步復位信號低電平有效。本發(fā)明可確保FPGA芯片中全部的寄存器獲得全局異步復位信號，既保證了設計的穩(wěn)定性，也可以保證設計的跨平臺可移植性。
【專利說明】一種自動生成全局異步復位信號的工藝映射方法及集成電 路

【技術領域】
[0001] 本發(fā)明涉及異步復位信號的工藝映射方法，具體涉及到FPGA芯片中，一種自動生 成全局異步復位信號的工藝映射方法及集成電路。

【背景技術】
[0002] 在許多FPGA(Field-ProgrammableGateArray，即現場可編程門陣列）的設計 中，需要確保寄存器從一個確定的狀態(tài)開始工作，因此需要對FPGA芯片上所使用到的寄存 器進行統一的復位操作，復位操作多數時候會借助上電復位功能實現。然而現有的FPGA芯 片的上電復位實現方式各有不同，甚至有些芯片根本沒有上電復位功能，或者上電復位功 能并不穩(wěn)定，從而使得一個依賴于上電復位功能的應用設計很難實現跨平臺的移植。
[0003] 設計一種能夠對FPGA芯片進行全局異步復位的工藝映射方法，以達到設計中全 部寄存器可獲得全局異步復位信號、設計的穩(wěn)定性以及設計的跨平臺可移植性，是亟待解 決的問題。


【發(fā)明內容】

[0004] 本發(fā)明的目的是提供一種可實現全局異步復位信號的工藝映射方法以及集成電 路，以解決現有技術下的FPGA芯片設計不穩(wěn)定，不可跨平臺移植的問題。
[0005] 為實現上述目的，本發(fā)明提供了一種基于一個已知的外部或內部生成的復位信號 源，自動為設計中全部的寄存器添加上全局的異步復位信號的方法。當復位信號源與上電 復位的信號波形相一致時，設計中的全部寄存器即可確保獲得上電復位功能，既確保了設 計的穩(wěn)定性，也可以保證設計的跨平臺可移植性。
[0006] 在第一方面，本發(fā)明提供了 一種自動生成全局異步復位信號的工藝映射方法，包 括：根據用戶設計里不同的RTL寫法對應映射出寄存器；對映射出的寄存器進行邏輯運算， 將寄存器中無和/或異步和/或同步復位信號映射成全局異步復位信號，通過該全局異步 復位信號進行全局復位，其中所述全局異步復位信號低電平有效。
[0007] 在第二方面，本發(fā)明提供了一種自動生成全局異步復位信號的集成電路，包括：無 和/或異步和/或同步復位信號的寄存器，用作邏輯運算的邏輯電路，耦合到寄存器控制端 的全局異步復位信號；其中，將寄存器中無和/或異步和/或同步復位信號通過邏輯電路映 射成全局異步復位信號，所述全局異步復位信號進行全局復位。
[0008] 本發(fā)明解決了傳統的設計不穩(wěn)定性以及跨平臺不可移植性的問題，使用了較少的 通用器件，低成本的實現了全局異步復位信號的自動生成，保持了設計的穩(wěn)定性。

【專利附圖】

【附圖說明】
[0009] 圖1為本發(fā)明中一種自動生成全局異步復位信號的工藝映射方法流程圖；
[0010] 圖2為本發(fā)明一個實施例中寄存器的無\異步\同步復位信號的示意圖；
[0011] 圖3為本發(fā)明一個優(yōu)選實施例中無復位信號時復位方案示意圖；
[0012] 圖4為本發(fā)明中含高電平有效的異步復位信號復位方案示意圖；
[0013] 圖5為本發(fā)明中含低電平有效的異步復位信號復位方案示意圖；
[0014] 圖6為本發(fā)明中含高電平有效的同步復位信號復位方案示意圖；
[0015] 圖7為本發(fā)明中含低電平有效的同步復位信號復位方案示意圖。

【具體實施方式】
[0016] 圖1是本發(fā)明中一種自動生成全局異步復位信號的工藝映射方法流程圖。該方法 包括以下步驟：
[0017] 在步驟100,根據用戶設計里不同的RTL寫法對應映射出寄存器。RTL (Register-transferLevel),即寄存器傳輸級，RTL模型寫法中的語句與實際寄存器的結 構模型之間存在直接映射關系，分析該RTL的行為模型可決定所需要的寄存器的類型和數 量。
[0018] 在步驟110,對映射出的寄存器進行邏輯運算，將寄存器中無和/或異步和/或同 步復位信號映射成全局異步復位信號，通過該全局異步復位信號進行全局復位。根據步驟 100映射出的寄存器，如圖2所示，其類型可分為五種：不包含復位信號的寄存器、含高電平 有效的異步復位信號的寄存器、含低電平有效的異步復位信號的寄存器、含高電平有效的 同步復位信號的寄存器以及含低電平有效的同步復位信號的寄存器。
[0019] 下面結合圖3-圖7,對自動生成全局異步復位信號的具體實施過程作具體的描 述。圖3是無復位信號的寄存器復位方案示意圖，其RTL寫法如下：
[0020]

【權利要求】
1. 一種自動生成全局異步復位信號的工藝映射方法，包括： 根據用戶設計里不同的RTL寫法對應映射出寄存器； 對映射出的寄存器進行邏輯運算，將寄存器中無和/或異步和/或同步復位信號映射 成全局異步復位信號，通過該全局異步復位信號進行全局復位，其中所述全局異步復位信 號低電平有效。
2. 如權利要求1所述的一種自動生成全局異步復位信號的工藝映射方法，其特征在 于，將寄存器中無復位信號映射成全局異步復位信號的步驟包括，當所述寄存器為不包含 復位信號的寄存器時，直接將全局異步復位信號耦合到該寄存器的異步復位端，當全局異 步復位信號有效時，寄存器被復位。
3. 如權利要求1所述的一種自動生成全局異步復位信號的工藝映射方法，其特征在 于，將寄存器中異步復位信號映射成全局異步復位信號的步驟包括，當所述寄存器含高電 平有效的異步復位信號時，將全局異步復位信號輸入到非門后連接到或門的第一輸入端， 將所述高電平有效的異步復位信號連接至或門的第二輸入端，該或門的輸出端耦合至寄存 器的異步復位端。
4. 如權利要求1所述的一種自動生成全局異步復位信號的工藝映射方法，其特征在 于，將寄存器中異步復位信號映射成全局異步復位信號的步驟包括，當所述寄存器含低電 平有效的異步復位信號時，將全局異步復位信號連接至與門的第一輸入端，將所述低電平 有效的異步復位信號作為與門的第二輸入端，該與門的輸出端耦合至寄存器的異步復位 端。
5. 如權利要求1所述的一種自動生成全局異步復位信號的工藝映射方法，其特征在 于，將寄存器中同步復位信號映射成全局異步復位信號的步驟包括，當所述寄存器含高電 平有效的同步復位信號時，該高電平有效的同步復位信號輸入到非門后連接至與門的第一 輸入端，將所述寄存器的原輸入信號連接至與門的第二輸入端，該與門的輸出端連接至該 寄存器的數據輸入端，全局復位信號耦合至所述寄存器的異步復位端。
6. 如權利要求1所述的一種自動生成全局異步復位信號的工藝映射方法，其特征在 于，將寄存器中同步復位信號映射成全局異步復位信號的步驟包括，當所述寄存器含低電 平有效的同步復位信號時，該低電平有效的同步復位信號連接至與門的第一輸入端，寄存 器原輸入信號連接至與門的第二輸入端，該與門的輸出信號連接至寄存器的數據輸入端， 全局復位信號耦合至所述寄存器的異步復位端。
7. -種自動生成全局異步復位信號的集成電路，包括：無和/或異步和/或同步復位 信號的寄存器，用作邏輯運算的邏輯電路，耦合到寄存器控制端的全局異步復位信號；其 中，將寄存器中無和/或異步和/或同步復位信號通過邏輯電路映射成全局異步復位信號， 所述全局異步復位信號進行全局復位。
8. 如權利要求7所述的一種自動生成全局異步復位信號的集成電路，其特征在于，所 述集成電路中，寄存器為不包含復位信號的寄存器，全局異步復位信號耦合到該寄存器的 異步復位端，當全局異步復位信號有效時，寄存器被復位。
9. 如權利要求7所述的一種自動生成全局異步復位信號的集成電路，其特征在于，所 述集成電路中，寄存器為含高電平有效的異步復位信號的寄存器，所述邏輯電路包括非門、 或門；全局異步復位信號輸入到非門后連接到或門的第一輸入端，將所述高電平有效的異 步復位信號連接至或門的第二輸入端，該或門的輸出端耦合至所述寄存器的異步復位端。
10. 如權利要求7所述的一種自動生成全局異步復位信號的集成電路，其特征在于，所 述集成電路中，寄存器為低電平有效的異步復位信號的寄存器，所述邏輯電路包括與門；其 中，全局異步復位信號連接至與門的第一輸入端，所述低電平有效的異步復位信號作為與 門的第二輸入端，該與門的輸出端耦合至寄存器的異步復位端。
11. 如權利要求7所述的一種自動生成全局異步復位信號的集成電路，其特征在于，所 述集成電路中，寄存器是含高電平有效的同步復位信號的寄存器，所述邏輯電路包括非門、 與門；其中，該高電平有效的同步復位信號輸入到非門后連接至與門的第一輸入端，所述寄 存器的原輸入信號連接至與門的第二輸入端，該與門的輸出端連接至該寄存器的數據輸入 端，全局復位信號耦合至所述寄存器的異步復位端。
12. 如權利要求7所述的一種自動生成全局異步復位信號的集成電路，其特征在于，所 述集成電路中寄存器是含低電平有效的同步復位信號的寄存器，所述邏輯電路包括與門； 其中，該低電平有效的同步復位信號連接至與門的第一輸入端，寄存器原輸入信號連接至 與門的第二輸入端，該與門的輸出信號連接至寄存器的數據輸入端，全局復位信號耦合至 所述寄存器的異步復位端。
【文檔編號】H03K17/22GK104426511SQ201310368651
【公開日】2015年3月18日 申請日期:2013年8月22日 優(yōu)先權日:2013年8月22日
【發(fā)明者】耿嘉, 樊平, 劉明 申請人:京微雅格（北京）科技有限公司