專利名稱：一種自偏置誤差放大電路的制作方法
技術領域：
本實用新型涉及集成電路技術，尤其涉及到自偏置誤差放大電路。
背景技術：
在開關電源集成電路中，誤差放大器是必不可少的，然而整個環(huán)路控制的頻率響應誤差放大器是最主要的，同時輸入阻抗和頻率特性都要考慮。
發(fā)明內容本實用新型旨在解決現(xiàn)有技術的不足，提供一種輸入阻抗大并匹配的自偏置誤差放大電路。自偏置誤差放大電路，包括偏置電路、差分運算放大電路、輸出驅動電路和相位補償電路:所述偏置電路是提供整個電路的偏置電流；所述運算放大電路是對輸入信號進行放大；所述輸出驅動電路是對所述運算放大電路放大的信號進行輸出驅動；所述相位補償電路是對整個電路進行相位補償。所述偏置電路包括第一電阻、第二電阻、第三電阻、第一 NPN管和第二 NPN管:所述第一電阻的一端接電源，另一端接所述第二電阻和所述第二 NPN管的基極；所述第二電阻的一端接所述第一電阻的一端和所述第二 NPN管的基極，另一端接所述第一 NPN管的基極和集電極；所述第三電阻的一端接所述第二 NPN管的集電極，另一端接地；所述第一 NPN管的基極接所述第一電阻的一端，發(fā)射極接地，集電極接所述第一電阻的一端；所述第二 NPN管的基極接所述第一電阻的一端和所述第二電阻的一端，發(fā)射極接所述第三電阻的一端，集電極接所述差分運算放大電路。所述差分運算放大電路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第一 PNP管、第二 PNP管、第三PNP管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS 管:所述第一 PMOS管的柵極接所述第二 NPN管的集電極和所述第二 PMOS管的柵極和所述第三PMOS管的柵極，源極接電源，漏極接所述第二 NPN管的集電極和所述第二 PMOS管的柵極和所述第三PMOS管的柵極；所述第二 PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 NPN管的集電極，源極接電源，漏極接所述第一 PNP管的發(fā)射極；所述第三PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 NPN管的集電極，源極接電源，漏極接所述第二 PNP管的發(fā)射極和所述第三PNP管的發(fā)射極；所述第一 PNP管的基極接所述第一 NMOS管的漏極和柵極和所述第二 NMOS管的柵極和所述第五NMOS管的柵極，發(fā)射極接所述第二 PMOS管的漏極，集電極接地；所述第二 PNP管的基極接負端和所述第二 NMOS管的漏極，發(fā)射極接所述第三PNP管的發(fā)射極和所述第三PMOS管的漏極，集電極接所述第三NMOS管的漏極和柵極和所述第四NMOS管的柵極；所述第三PNP管的基極接正端和所述第五NMOS管的漏極，發(fā)射極接所述第二 PNP管的發(fā)射極和所述第三PMOS管的漏極，集電極接所述第四NMOS管的漏極和所述輸出驅動電路；所述第一 NMOS管的柵極和漏極第二 NMOS管的柵極和所述第五NMOS管的柵極和所述第一 PNP管的基極，源極接地；所述第二 NMOS管的柵極接所述第一 NMOS管的柵極和所述第一 PNP管的基極，漏極接所述第二 PNP管的基極和負端，源極接地；所述第三NMOS管的柵極和漏極接所述第四NMOS管的柵極和所述第二 PNP管的集電極，源極接地；所述第四NMOS管的柵極接所述第三NMOS管的柵極和漏極和所述第二 PNP管的集電極，漏極接所述第三PNP管的集電極和所述輸出驅動電路，源極接地；所述第五NMOS管的柵極接所述第一 PNP管的基極和所述第一 NMOS管的柵極和漏極和所述第二 NMOS管的柵極，漏極接第三PNP管的基極接正端。所述輸出驅動電路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第六NMOS管:所述第四PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 PMOS管的柵極和所述第三PMOS管的柵極和所述第二 NPN管的集電極，漏極接所述第五PMOS管的源極和所述第七PMOS管的柵極，源極接地；所述第五PMOS管的柵極和漏極接所述第六PMOS管的源極，源極接所述第四PMOS管的漏極和所述第七PMOS管的柵極；所述第六PMOS管的柵極接所述第三PNP管的集電極和所述第四NMOS管的漏極和所述第六NMOS管的柵極和所述相位補償電路；漏極接所述第五PMOS管的柵極和漏極，源極接地；所述第七PMOS管的柵極接所述第四PMOS管的漏極和所述第五PMOS管的源極，漏極接所述第六NMOS管的漏極和所述相位補償電路，源極接電源；所述第六NMOS管的柵極接所述第三PNP管的集電極和所述第四NMOS管的漏極和所述第六PMOS管的柵極和所述相位補償電路，漏極接所述第七PMOS管的漏極和所述相位補償電路，源極接地。所述相位補償電路包括第一電容和第四電阻:所述第一電容的一端接所述第三PNP管的集電極和所述第四NMOS管的漏極和所述第六PMOS管的柵極和所述第六NMOS管的柵極，另一端接所述第四電阻的一端；所述第四電阻的一端接所述第一電容的一端，另一端接所述第七PMOS管的漏極和所述第六NMOS管的漏極和輸出端。利用本實用新型提供的自偏置誤差放大電路能使整個環(huán)路更加穩(wěn)定。
圖1為本實用新型的自偏置誤差放大電路的電路圖。
具體實施方式
以下結合附圖對本實用新型內容進一步說明。自偏置誤差放大電路，如圖1所示，包括偏置電路、差分運算放大電路、輸出驅動電路和相位補償電路:所述偏置電路是提供整個電路的偏置電流； 所述運算放大電路是對輸入信號進行放大；所述輸出驅動電路是對所述運算放大電路放大的信號進行輸出驅動；所述相位補償電路是對整個電路進行相位補償。所述偏置電路包括第一電阻101、第二電阻102、第三電阻105、第一 NPN管103和第二 NPN 管 104:所述第一電阻101的一端接電源VCC，另一端接所述第二電阻102和所述第二 NPN管104的基極；所述第二電阻102的一端接所述第一電阻101的一端和所述第二 NPN管104的基極，另一端接所述第一 NPN管103的基極和集電極；所述第三電阻105的一端接所述第二 NPN管104的集電極，另一端接地；所述第一 NPN管103的基極接所述第一電阻101的一端，發(fā)射極接地，集電極接所述第一電阻101的一端；所述第二 NPN管104的基極接所述第一電阻101的一端和所述第二電阻102的一端，發(fā)射極接所述第三電阻105的一端，集電極接所述差分運算放大電路。所述差分運算放大電路包括第一 PMOS管106、第二 PMOS管107、第三PMOS管108、第一 PNP 管 110、第二 PNP 管 113、第三 PNP 管 114、第一 NMOS 管 111、第二 NMOS 管 112、第三NMOS管115、第四NMOS管116和第五NMOS管117:所述第一 PMOS管106的柵極接所述第二 NPN管104的集電極和所述第二 PMOS管107的柵極和所述第三PMOS管108的柵極，源極接電源VCC，漏極接所述第二 NPN管104的集電極和所述第二 PMOS管107的柵極和所述第三PMOS管108的柵極；所述第二 PMOS管107的柵極接所述第一 PMOS管106的柵極和所述第二 NPN管104的集電極，源極接電源VCC，漏極接所述第一 PNP管110的發(fā)射極；所述第三PMOS管108的柵極接所述第一 PMOS管106的柵極和所述第二 NPN管104的集電極，源極接電源VCC，漏極接所述第二 PNP管113的發(fā)射極和所述第三PNP管114的發(fā)射極；所述第一 PNP管110的基極接所述第一 NMOS管111的漏極和柵極和所述第二 NMOS管112的柵極和所述第五NMOS管117的柵極，發(fā)射極接所述第二 PMOS管107的漏極，集電極接地；所述第二 PNP管113的基極接負端VN和所述第二 NMOS管112的漏極，發(fā)射極接所述第三PNP管114的發(fā)射極和所述第三PMOS管108的漏極，集電極接所述第三NMOS管115的漏極和柵極和所述第四NMOS管116的柵極；[0056]所述第三PNP管114的基極接正端VP和所述第五NMOS管117的漏極，發(fā)射極接所述第二 PNP管113的發(fā)射極和所述第三PMOS管108的漏極，集電極接所述第四NMOS管116的漏極和所述輸出驅動電路；所述第一 NMOS管111的柵極和漏極第二 NMOS管112的柵極和所述第五NMOS管117的柵極和所述第一 PNP管110的基極，源極接地；所述第二匪OS管112的柵極接所述第一 NMOS管111的柵極和所述第一 PNP管110的基極，漏極接所述第二 PNP管113的基極和負端VN，源極接地；所述第三NMOS管115的柵極和漏極接所述第四NMOS管116的柵極和所述第二PNP管113的集電極，源極接地；所述第四NMOS管116的柵極接所述第三NMOS管115的柵極和漏極和所述第二 PNP管113的集電極，漏極接所述第三PNP管114的集電極和所述輸出驅動電路，源極接地；所述第五NMOS管117的柵極接所述第一 PNP管110的基極和所述第一 NMOS管111的柵極和漏極和所述第二 NMOS管112的柵極，漏極接第三PNP管114的基極接正端VP。所述輸出驅動電路包括第四PMOS管109、第五PMOS管118、第六PMOS管119、第七PMOS管122和第六NMOS管123:所述第四PMOS管109的柵極接所述第一 PMOS管106的柵極和所述第二 PMOS管107的柵極和所述第三PMOS管108的柵極和所述第二 NPN管104的集電極，漏極接所述第五PMOS管118的源極和所述第七PMOS管122的柵極，源極接地；所述第五PMOS管118的柵極和漏極接所述第六PMOS管119的源極，源極接所述第四PMOS管109的漏極和所述第七PMOS管122的柵極；所述第六PMOS管119的柵極接所述第三PNP管114的集電極和所述第四NMOS管116的漏極和所述第六NMOS管123的柵極和所述相位補償電路；漏極接所述第五PMOS管118的柵極和漏極，源極接地；所述第七PMOS管122的柵極接所述第四PMOS管109的漏極和所述第五PMOS管118的源極，漏極接所述第六NMOS管123的漏極和所述相位補償電路，源極接電源VCC ；所述第六NMOS管123的柵極接所述第三PNP管114的集電極和所述第四NMOS管116的漏極和所述第六PMOS管119的柵極和所述相位補償電路，漏極接所述第七PMOS管122的漏極和所述相位補償電路，源極接地。所述相位補償電路包括第一電容120和第四電阻121:所述第一電容120的一端接所述第三PNP管114的集電極和所述第四NMOS管116的漏極和所述第六PMOS管119的柵極和所述第六NMOS管123的柵極，另一端接所述第四電阻121的一端；所述第四電阻121的一端接所述第一電容120的一端，另一端接所述第七PMOS管122的漏極和所述第六NMOS管123的漏極和輸出端V0UT。本實用新型公開了一種自偏置誤差放大電路，并且參照附圖描述了本實用新型的具體實施方式
和效果。應該理解到的是:上述實施例只是對本實用新型的說明，而不是對本實用新型的限制，任何不超出本實用新型實質精神范圍內的實用新型創(chuàng)造，均落入本實用新型保護范圍之內。
權利要求1.自偏置誤差放大電路，其特征在于包括偏置電路、差分運算放大電路、輸出驅動電路和相位補償電路: 所述偏置電路是提供整個電路的偏置電流； 所述運算放大電路是對輸入信號進行放大； 所述輸出驅動電路是對所述運算放大電路放大的信號進行輸出驅動； 所述相位補償電路是對整個電路進行相位補償。
2.如權利要求1所述的自偏置誤差放大電路，其特征在于所述偏置電路包括第一電阻、第二電阻、第三電阻、第一 NPN管和第二 NPN管: 所述第一電阻的一端接電源，另一端接所述第二電阻和所述第二 NPN管的基極；所述第二電阻的一端接所述第一電阻的一端和所述第二 NPN管的基極，另一端接所述第一 NPN管的基極和集電極； 所述第三電阻的一端接所述第二 NPN管的集電極，另一端接地； 所述第一 NPN管的基極接所述第一電阻的一端，發(fā)射極接地，集電極接所述第一電阻的一端; 所述第二 NPN管的基極接所述第一電阻的一端和所述第二電阻的一端，發(fā)射極接所述第三電阻的一端，集電極接所述差分運算放大電路。
3.如權利要求1所述的自偏置誤差放大電路，其特征在于所述差分運算放大電路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第一 PNP管、第二 PNP管、第三PNP管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管: 所述第一 PMOS管的柵極接所述第二 NPN管的集電極和所述第二 PMOS管的柵極和所述第三PMOS管的柵極，源極接電源，漏極接所述第二 NPN管的集電極和所述第二 PMOS管的柵極和所述第三PMOS管的柵極； 所述第二 PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 NPN管的集電極，源極接電源，漏極接所述第一 PNP管的發(fā)射極； 所述第三PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 NPN管的集電極，源極接電源，漏極接所述第二 PNP管的發(fā)射極和所述第三PNP管的發(fā)射極； 所述第一 PNP管的基極接所述第一 NMOS管的漏極和柵極和所述第二 NMOS管的柵極和所述第五NMOS管的柵極，發(fā)射極接所述第二 PMOS管的漏極，集電極接地； 所述第二 PNP管的基極接負端和所述第二 NMOS管的漏極，發(fā)射極接所述第三PNP管的發(fā)射極和所述第三PMOS管的漏極，集電極接所述第三NMOS管的漏極和所述第四NMOS管的柵極； 所述第三PNP管的基極接正端和所述第五NMOS管的漏極，發(fā)射極接所述第二 PNP管的發(fā)射極和所述第三PMOS管的漏極，集電極接所述第四NMOS管的漏極和所述輸出驅動電路； 所述第一 NMOS管的柵極和漏極第二 NMOS管的柵極和所述第五NMOS管的柵極和所述第一 PNP管的基極，源極接地； 所述第二 NMOS管的柵極接所述第一 NMOS管的柵極和所述第一 PNP管的基極，漏極接所述第二 PNP管的基極和負端，源極接地； 所述第三NMOS管的柵極和漏極接所述第四NMOS管的柵極和所述第二 PNP管的集電極，源極接地； 所述第四NMOS管的柵極接所述第三NMOS管的柵極和漏極和所述第二 PNP管的集電極，漏極接所述第三PNP管的集電極和所述輸出驅動電路，源極接地； 所述第五NMOS管的柵極接所述第一 PNP管的基極和所述第一 NMOS管的柵極和漏極和所述第二 NMOS管的柵極，漏極接第三PNP管的基極接正端。
4.如權利要求1所述的自偏置誤差放大電路，其特征在于所述輸出驅動電路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第六NMOS管: 所述第四PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 PMOS管的柵極和所述第三PMOS管的柵極和所述第 二 NPN管的集電極，漏極接所述第五PMOS管的源極和所述第七PMOS管的柵極，源極接地； 所述第五PMOS管的柵極和漏極接所述第六PMOS管的源極，源極接所述第四PMOS管的漏極和所述第七PMOS管的柵極； 所述第六PMOS管的柵極接所述第三PNP管的集電極和所述第四NMOS管的漏極和所述第六匪OS管的柵極和所述相位補償電路；漏極接所述第五PMOS管的柵極和漏極，源極接地； 所述第七PMOS管的柵極接所述第四PMOS管的漏極和所述第五PMOS管的源極，漏極接所述第六NMOS管的漏極和所述相位補償電路，源極接電源； 所述第六NMOS管的柵極接所述第三PNP管的集電極和所述第四NMOS管的漏極和所述第六PMOS管的柵極和所述相位補償電路，漏極接所述第七PMOS管的漏極和所述相位補償電路，源極接地。
5.如權利要求1所述的自偏置誤差放大電路，其特征在于所述相位補償電路包括第一電容和第四電阻: 所述第一電容的一端接所述第三PNP管的集電極和所述第四NMOS管的漏極和所述第六PMOS管的柵極和所述第六NMOS管的柵極，另一端接所述第四電阻的一端； 所述第四電阻的一端接所述第一電容的一端，另一端接所述第七PMOS管的漏極和所述第六NMOS管的漏極和輸出端。
專利摘要本實用新型公開了自偏置誤差放大電路。自偏置誤差放大電路包括偏置電路、差分運算放大電路、輸出驅動電路和相位補償電路所述偏置電路是提供整個電路的偏置電流；所述運算放大電路是對輸入信號進行放大；所述輸出驅動電路是對所述運算放大電路放大的信號進行輸出驅動；所述相位補償電路是對整個電路進行相位補償。利用本實用新型提供的自偏置誤差放大電路能使整個環(huán)路更加穩(wěn)定。
文檔編號H03F3/45GK203027209SQ20132002802
公開日2013年6月26日 申請日期2013年1月17日 優(yōu)先權日2013年1月17日
發(fā)明者王文建 申請人:浙江商業(yè)職業(yè)技術學院