一種包含低延時模間觸發(fā)器串行接口的封裝控制器及封裝控制組件的制作方法
【專利摘要】本實用新型公開一種用于閉環(huán)控制的封裝控制器，包括兩個一起封裝在1個半導(dǎo)體封裝中的兩個模塊。第一模塊被優(yōu)化用作數(shù)字電路，包括1個處理器、1個模數(shù)轉(zhuǎn)換器、1個串行總線接口和1個序列發(fā)生器。第二模塊被優(yōu)化用作模擬電路，包括1個串行總線接口、多個采樣/保持電路和1個模擬多路復(fù)用器。第一模塊上的序列發(fā)生器使一系列多位值經(jīng)過低延時串行總線串行通信至第二模塊，由此控制模擬多路復(fù)用器生效位于第二模塊的采樣/保持信號。在序列發(fā)生器的控制下，第二模塊同時獲取多個電壓值，然后逐一多路復(fù)用至第一模塊上的模數(shù)轉(zhuǎn)換器，用于轉(zhuǎn)換成數(shù)字值。這種架構(gòu)降低了復(fù)雜性和整個封裝控制器的成本。
【專利說明】一種包含低延時模間觸發(fā)器串行接口的封裝控制器及封裝控制組件
【技術(shù)領(lǐng)域】
[0001 ] 本
【發(fā)明內(nèi)容】
主要涉及閉環(huán)控制應(yīng)用的控制器，尤其是低成本閉環(huán)控制應(yīng)用的控制器。
【背景技術(shù)】
[0002]在基于微控制器閉環(huán)控制應(yīng)用中，如對成本敏感的電機控制和多通道電源轉(zhuǎn)換應(yīng)用，微控制器一般包括I個模擬到數(shù)字轉(zhuǎn)換器(ADC)和I個處理器。模數(shù)轉(zhuǎn)換器用于取樣正在受控系統(tǒng)的電壓和/或電流。在一些應(yīng)用中，因為這些測量值之間的關(guān)系非常重要，需要同時或者幾乎同時取樣。于是，在取得一組相關(guān)樣本之后，對樣本進(jìn)行處理，計算得出I個控制輸出隨后將控制輸出返回系統(tǒng)，達(dá)到控制系統(tǒng)的目的。整個閉環(huán)序列應(yīng)當(dāng)以相對快的速度執(zhí)行，比如，每次執(zhí)行的時間少于50微秒或更短。
[0003]在傳統(tǒng)方法中，要提供多個模數(shù)轉(zhuǎn)換器，這樣就可以并行測量所需的電壓和電流。由于要負(fù)擔(dān)提供多個模數(shù)轉(zhuǎn)換器的成本，這通常是相當(dāng)昂貴的解決方案。
[0004]在另一個傳統(tǒng)的方法中，微控制器包括單一但相對快的模數(shù)轉(zhuǎn)換器。舉個例子，這個模數(shù)轉(zhuǎn)換器以每微秒I個樣本的速度取樣。每次取I個樣本，連續(xù)取樣，但由模數(shù)轉(zhuǎn)換器的速度造成的取樣之間的時間延遲是可以接受的。然而，在控制回路周期結(jié)束之前，由于連續(xù)取樣，留給處理器作必要處理的時間更少。此外，處理器在每次執(zhí)行ADC轉(zhuǎn)換后通常被中斷。處理器響應(yīng)于被中斷，處理器切換上下文，讀取模數(shù)轉(zhuǎn)換器的結(jié)果并存儲，然后啟動模數(shù)轉(zhuǎn)換器執(zhí)行下一輪模數(shù)轉(zhuǎn)換，然后再切換返回上下文，恢復(fù)被中斷前執(zhí)行的處理任務(wù)。因為這些中斷消耗處理周期，可能要求有相對快的處理器在剩余時間內(nèi)執(zhí)行處理器的計算任務(wù)。對一些成本敏感的應(yīng)用而言，提供高速模數(shù)轉(zhuǎn)換器和高速處理器可能相當(dāng)昂貴。
[0005]在另一個傳統(tǒng)方法中，在馮諾依曼結(jié)構(gòu)中提供I個直接存儲器存取(DirectMemory Access，DMA)控制器，目的是卸下執(zhí)行必須服務(wù)模數(shù)轉(zhuǎn)換器任務(wù)的處理器。然而，直接存儲器存取控制器與處理器爭用主總線。爭用總線將使控制環(huán)路軟件設(shè)計出現(xiàn)不需要的復(fù)雜性。此外，直接存儲器存取控制器通常是I個大型電路，為直接存儲器存取控制器提供必需的總線仲裁器，將增加微控制器模塊的尺寸。可采用哈佛結(jié)構(gòu)，這樣，直接存儲器存取控制器就能在第二總線上服務(wù)模數(shù)轉(zhuǎn)換器，同時處理器可在無其他設(shè)備爭用總線的情況下使用主總線。但是提供帶有額外總線的哈佛結(jié)構(gòu)也相當(dāng)昂貴。

【發(fā)明內(nèi)容】

[0006]為了克服現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明公開一種封裝控制器包括第一模塊和第二模塊；封裝控制器的第一模塊包括一處理器、一第一端子、一模數(shù)轉(zhuǎn)換器、一串行總線接口和一序列發(fā)生器，其中，該模數(shù)轉(zhuǎn)換器被耦合從該第一端子接收一模擬信號，該序列發(fā)生器被耦合向該模數(shù)轉(zhuǎn)換器提供一啟動轉(zhuǎn)換信號，且該序列發(fā)生器可由該處理器編程；封裝控制器的第二模塊包括一串行總線接口、一第一端子、多個米樣/保持電路和一模擬多路復(fù)用器，其中，一串行總線時鐘信號從該第一模塊的串行總線接口通信至該第二模塊的串行總線接口，該模擬多路復(fù)用器將該多個采樣/保持電路中被選定電路的一輸出導(dǎo)線與該第二模塊的第一端子相耦合，來自該采樣/保持電路的被選定電路的一信號通過該第二模塊的第一端子和該第一模塊的第一端子提供給位于該第一模塊的模數(shù)轉(zhuǎn)換器，一觸發(fā)信號在該第一模塊內(nèi)生效，作為響應(yīng)該序列發(fā)生器使一第一多位值從該第一模塊的串行總線接口通信至該第二模塊的串行總線接口，在第二模塊上至少接收部分該第一多位值:1)使提供給多個采樣/保持電路的一采樣/保持信號生效，且2)決定哪一個采樣/保持電路通過該模擬多路復(fù)用器與該第二模塊的第一端子耦合，該觸發(fā)信號生效與該采樣/保持信號生效之間的延遲期少于八個串行總線時鐘信號周期；封裝包括第一模塊和第二模塊。
[0007]該封裝控制器的第一模塊還包括一第二端子，該第二模塊還包括一第二端子，該第一模塊的第二端子被耦合至該第二模塊的第二端子，該序列發(fā)生器使該第一多位值的一位值從該第一模塊的串行總線接口傳輸至該第一模塊的第二端子，該傳輸時間在該觸發(fā)信號生效后的兩個串行總線時鐘信號周期之內(nèi)。
[0008]該封裝控制器的第一多位值包括一采樣/保持值和一模擬多路復(fù)用器設(shè)置值，該采樣/保持值決定了該采樣/保持信號的電平，該模擬多路復(fù)用器設(shè)置值決定哪一個采樣/保持電路通過該模擬多路復(fù)用器與該第二模塊的第一端子耦合。
[0009]該封裝控制器的模擬多路復(fù)用器設(shè)置值是一多位值；在該第二模塊接收到該模擬多路復(fù)用器的全部設(shè)置值的延遲期內(nèi)，該采樣/保持信號生效。
[0010]該封裝控制器的第一模塊還包括一數(shù)據(jù)緩存器；該模數(shù)轉(zhuǎn)換器輸出ADC輸出值，該序列發(fā)生器控制將該ADC輸出值存入該數(shù)據(jù)緩存器。
[0011]該封裝控制器的序列發(fā)生器使一第二多位值從該第一模塊串行總線接口通信至該第二模塊串行總線接口，該第二模塊接收該第二多位值不會使該采樣/保持信號的電平改變，但會改變該采樣/保持電路中的某一個電路通過該模擬多路復(fù)用器與該第二模塊的第一端子f禹合。
[0012]該封裝控制器的序列發(fā)生器由該處理器編程，并使用多個信號中被選定的一個信號作為該觸發(fā)信號。
[0013]該封裝控制器的序列發(fā)生器由該處理器編程，使該采樣/保持信號同步發(fā)送至每一個該采樣/保持電路生效，控制該模擬多路復(fù)用器和該模數(shù)轉(zhuǎn)換器，在采樣/保持信號第二次生效之前，每一個該采樣/保持電路均能獲得ADC輸出值，該序列發(fā)生器控制將獲得的ADC輸出值寫入該數(shù)據(jù)緩存器。
[0014]該封裝控制器的序列發(fā)生器包括多個序列寄存器，每個序列寄存器包括一延遲設(shè)置域和一多位值域，該延遲設(shè)置域中存儲的延遲值決定了轉(zhuǎn)換信號生效前的延時，存儲在該多位值域中的多位值由該序列發(fā)生器并行提供給該第一模塊的串行總線接口。
[0015]該封裝控制器的第一多位值不被移入該第二模塊中的任何移位寄存器。
[0016]該封裝控制器的第一多位值在該串行總線時鐘信號的上升沿被移出該第一模塊，該第二模塊的串行總線接口包括多個觸發(fā)器，在對應(yīng)該串行總線時鐘的下降沿，該第一多位值的每個位值被記入多個觸發(fā)器中對應(yīng)的觸發(fā)器。
[0017]該封裝控制器的第一多位值在該串行總線時鐘信號的下降沿被移出該第一模塊，該第二模塊的該串行總線接口包括多個觸發(fā)器，在對應(yīng)該串行總線時鐘的上升沿，該第一多位值的每個位值被記入多個觸發(fā)器中對應(yīng)的觸發(fā)器。
[0018]該封裝控制器的第一模塊包括一第二串行總線接口，該第二模塊包括一第二串行總線接口，該第一模塊向該第二模塊，通過該第一模塊的第二串行總線接口，和該第二模塊的第二串行總線接口通信復(fù)位指令，響應(yīng)于對該第二模塊串行總線接口收到復(fù)位指令，位于該第二模塊的第二串行總線接口被復(fù)位。
[0019]一種控制組件包括:多個采樣/保持電路，布置于一第二模塊上；一第二模塊端子；一模擬多路復(fù)用器，布置于該第二模塊內(nèi)，用于控制性地耦合該多個采樣/保持電路中被選定的一個電路與該第二模塊端子；一數(shù)據(jù)緩存器，布置于一第一模塊上；一模數(shù)轉(zhuǎn)換器，布置于該第一模塊上；一第一模塊端子；和一裝置，用于接收一觸發(fā)信號和響應(yīng)一從該第一模塊串行通信至該第二模塊的多位值，該裝置將一串行總線時鐘信號從該第一模塊提供給該第二模塊，該裝置還:1)使提供給多個采樣/保持電路的一采樣/保持信號生效，且
2)控制該模擬多路復(fù)用器，該多個采樣/保持電路中選定一第一電路通過該第二模塊端子和該第一模塊端子與該模數(shù)轉(zhuǎn)換器耦合，收到該觸發(fā)信號與該采樣/保持信號生效之間的延遲期少于8個串行總線時鐘信號周期，該裝置也使該模數(shù)轉(zhuǎn)換器實現(xiàn)首次模數(shù)轉(zhuǎn)換，輸出第一個ADC輸出值，并使該模數(shù)轉(zhuǎn)換器的首個ADC輸出值存儲在該數(shù)據(jù)緩存器中。
[0020]該控制組件的裝置控制該模擬多路復(fù)用器，該多個采樣/保持電路中選定一第二電路通過該第二模塊端子和該第一模塊端子與該模數(shù)轉(zhuǎn)換器耦合，同時該采樣/保持信號電平不改變，該模數(shù)轉(zhuǎn)換器實現(xiàn)模擬到數(shù)字的第二次轉(zhuǎn)換，由此輸出第二個ADC輸出值，該裝置亦使該第二個ADC輸出值存儲在該數(shù)據(jù)緩存器中。
[0021]該控制組件的裝置包括位于該第一模塊的一串行總線接口，位于該第一模塊的一序列發(fā)生器，和位于該第二模塊的一串行總線接口。
[0022]封裝控制器包括I個第一半導(dǎo)體模塊和I個第二半導(dǎo)體模塊，它們一起封裝在I個半導(dǎo)體封裝中。第一半導(dǎo)體模塊使用特別適合制作數(shù)字邏輯與數(shù)字電路的第一半導(dǎo)體制作工藝制造，而第二半導(dǎo)體模塊使用特別適合制作模擬電路的第二半導(dǎo)體制作工藝制造。第一模塊(數(shù)字模塊)包括I個處理器、第一端子(模擬信令板，ASIG)、第二端子(串行數(shù)據(jù)，SDATA)、I個模數(shù)轉(zhuǎn)換器、I個串行總線接口和I個序列發(fā)生器。第二模塊(模擬模塊)包括I個串行總線接口、I個第一端子(模擬信令板，ASIG)、多個采樣/保持電路、I個模擬多路復(fù)用器和第二端子(串行數(shù)據(jù)，SDATA)。
[0023]響應(yīng)于觸發(fā)信號，位于第一模塊的序列發(fā)生器使I個多位值從第一模塊串行總線接口經(jīng)過I個低延時單向串行鏈路，經(jīng)過第一模塊的第二端子(串行數(shù)據(jù)，SDATA)，經(jīng)過第二模塊的第二端子(串行數(shù)據(jù)，SDATA)串行通信至位于第二模塊的串行總線接口。第一模塊的串行總線接口也向第二模塊的串行總線接口輸出I個串行總線時鐘SCLK，控制這個多位值的單個位記入第二總線接口中的一組觸發(fā)器。
[0024]本系統(tǒng)由處理器編程，所以，響應(yīng)于第二模塊至少收到一部分多位值，第二模塊的串行總線接口使I個采樣/保持信號(S/Η)提供給多個采樣/保持電路生效(assert)。這個多位值也控制位于第二模塊的模擬多路復(fù)用器，這樣，在第二模塊上選出的I個采樣/保持電路，其輸出的電壓通過模擬多路復(fù)用器耦合第二模塊的第一端子(模擬信令板，ASIG)，同時越過第一模塊的第一端子(模擬信令板，ASIG)耦合第一模塊中模數(shù)轉(zhuǎn)換器的輸入導(dǎo)線。一旦這個機制正確地設(shè)置了模擬多路復(fù)用器，觸發(fā)器將使模數(shù)轉(zhuǎn)換器實現(xiàn)模擬到數(shù)字的轉(zhuǎn)換，由此產(chǎn)生I個ADC輸出值。AC輸出值(注:原文筆誤，應(yīng)為ADC輸出值)隨后在序列發(fā)生器的控制下被寫入數(shù)據(jù)緩存器。通過經(jīng)由總線向第二模塊發(fā)送多個這樣的多位值，在這組采樣/保持電路中一次獲取的多個電壓值樣本就能逐一耦合到第一模塊中模數(shù)轉(zhuǎn)換器的輸入導(dǎo)線，進(jìn)行模數(shù)轉(zhuǎn)換。ADC輸出值的結(jié)果集被存儲到數(shù)據(jù)緩存器?？梢詫π蛄邪l(fā)生器編程，這樣，在模數(shù)轉(zhuǎn)換器的輸出值被存入數(shù)據(jù)緩存器后，序列產(chǎn)生器輸出中斷信號。處理器一旦被中斷，就能在有效的讀取進(jìn)程中從數(shù)據(jù)緩存器中讀取ADC輸出值。
[0025]觸發(fā)信號生效到采樣/保持信號被生效之間的延遲期少于8個串行總線時鐘信號SCLK周期。觸發(fā)信號生效到第一模塊輸出多位值的第一位之間的延遲期少于約2個總線時鐘信號周期。這兩個短的延遲期以及處理器卸下了必須管理模數(shù)轉(zhuǎn)換序列的任務(wù)，允許采用性能較低、成本較低的處理器，并簡化了控制環(huán)路軟件的編寫。
[0026]序列發(fā)生器包括一組可由處理器寫入的序列寄存器。每個序列寄存器的內(nèi)容包括控制與配置信息，這些信息決定怎樣采集相關(guān)模數(shù)轉(zhuǎn)換器的樣本。舉個例子，序列寄存器中的I個域包括將通過低延時串行總線發(fā)送到第二模塊的多位值，目的是設(shè)置模擬模塊中的模擬多路復(fù)用器，按需生效采樣/保持信號，使模數(shù)轉(zhuǎn)換器實現(xiàn)轉(zhuǎn)換。一旦被觸發(fā)，序列發(fā)生器逐個遍歷這些序列寄存器，逐一實施示意的操作，直到最后一個存儲有合法序列寄存器值的序列寄存器被處理為止。在處理完最后一個存儲有合法序列寄存器值的序列寄存器后，序列發(fā)生器生效中斷信號。
[0027]上述內(nèi)容為
【發(fā)明內(nèi)容】
，即根據(jù)需要將詳細(xì)內(nèi)容予以簡化、歸納和刪節(jié)；因此本
【發(fā)明內(nèi)容】
僅作說明之用。其他有關(guān)方法、結(jié)構(gòu)和細(xì)節(jié)請參見以下詳細(xì)描述。本發(fā)明的范圍不應(yīng)通過上述
【發(fā)明內(nèi)容】
來確定。
【專利附圖】

【附圖說明】
[0028]所附圖紙，其中相關(guān)數(shù)字說明相關(guān)組件，用以具體說明發(fā)明。
[0029]圖1是從新角度看封裝控制器I的簡化俯視概念圖；
[0030]圖2A是簡化的圖，說明的是在電機控制應(yīng)用中使用圖1中的封裝控制器I ;
[0031]圖2B是模擬模塊3的簡化圖；
[0032]圖3更詳細(xì)展示了第一模塊2的第一電路8和第二模塊3的第二電路12 ；
[0033]圖4是第一模塊2的串行總線接口 72和第二模塊3的串行總線接口 93的更詳細(xì)電路圖；
[0034]圖5是圖4中邏輯塊107的更詳細(xì)的圖表；
[0035]圖6是一張表格，詳細(xì)說明了圖4中的組合邏輯塊107的運算；
[0036]圖7是一張圖表，說明了序列發(fā)生器73的8個序列寄存器，序列發(fā)生器74的8個序列寄存器，數(shù)據(jù)緩存器為序列發(fā)生器73保持ADC輸出值的8個單元，和數(shù)據(jù)緩存器為序列發(fā)生器74保持ADC輸出值的8個單元；
[0037]圖8是一張圖表，說明了序列控制寄存器的多個域；
[0038]圖9是一張圖表，說明了序列發(fā)生器模式控制寄存器的多個域；
[0039]圖10是一張簡化的波形圖，說明了包括序列寄存器內(nèi)容的操作，其中"TX-BUSTRANSMISSION WE START OPTIONS〃域中的值被設(shè)置為〃SEND DATATIN AT BEGINNING OFSAMPLE SEQUENCE"選項；[0040]圖11是一張簡化的波形圖，說明了包括序列寄存器內(nèi)容的操作，其中"TX-BUSTRANSMISSION WE START OPTIONS〃域中的值被設(shè)置為〃SEND DATATIN AFTER ADC START"選項；
[0041]圖12是一張簡化的波形圖，說明了包括序列寄存器內(nèi)容的操作，其中"TX-BUSTRANSMISSION WE START OPTIONS 〃域中的值被設(shè)置為 〃D0 NOT SEND DATATIN〃選項；
[0042]圖13是圖1中封裝控制器I的操作方法流程圖。
【具體實施方式】
[0043]圖1是一張從新角度看一體化電源管理控制器電路I的簡化俯視概念圖。封裝控制器I包括第一集成電路模塊2和第二集成電路模塊3，它們被置于集成電路封裝4中。集成電路封裝4適合任何類型的封裝。在所述的例子中，集成電路封裝4是方形扁平無引腳封裝。封裝4的封裝引出線環(huán)形排列，向封裝外圍延伸。參考編號5標(biāo)示一根封裝引出線。參考編號6標(biāo)示一根接合線，將第一模塊2上的接合區(qū)7連接至封裝引出線5。接合區(qū)如接合區(qū)7，也被稱為模塊端子。圖1中的示意圖是一張簡圖，未展示引線框細(xì)節(jié)以及接合線是怎樣連接到引線框的。
[0044]第一模塊2和第二模塊3為引線限制。這兩個模塊均為引線限制，是因為每個模塊的大小均由置于模塊外圍的接合板所限，而不是由接合板外圍環(huán)內(nèi)的功能電路占用的半導(dǎo)體表面積所限。雖然可以通過采用倒裝芯片連接方法避免引線限制問題，但可采用傳統(tǒng)的接合板與接合線，目的是使用更傳統(tǒng)且不太浪費的工序。
[0045]第一模塊2使用特別適合制作數(shù)字邏輯和數(shù)字電路和存儲器的第一半導(dǎo)體制作工藝制造，第二模塊3使用特別適合制作模擬電路的第二半導(dǎo)體制作工藝制造。盡管單個半導(dǎo)體制作工藝如BiCDMOS工藝可以實現(xiàn)將兩個模塊的電路置于單一模塊上，但這種工藝不用于單一模塊解決方案。成本與性能優(yōu)勢與使用第一半導(dǎo)體制作工藝使控制器的大部分?jǐn)?shù)字電路被劃分到第一模塊使用，使用更加適宜于制作數(shù)字電路的制作工藝制造此模塊。類似的，成本與性能優(yōu)勢與使用第二半導(dǎo)體制作工藝使控制器的大部分模擬電路被劃分到第二模塊使用，使用更加適宜于制作模擬電路的制作工藝制造此模塊。
[0046]因為封裝控制器I的模塊2和模塊3的引線限制的性質(zhì)，采用全新的低延時串行總線減少第一模塊和第二模塊的連接數(shù)。第一模塊2上的第一電路8通過模塊端子9、接合線10與模塊端子11向位于第二模塊3的第二電路12串行發(fā)送控制信息。第一電路8也通過模塊端子13、接合線14和模塊端子15向第二電路12發(fā)送串行總線時鐘信號。通過此串行總線、從第一模塊通信至第二模塊的控制信息被用于第二模塊，目的是控制位于第二模塊的采樣/保持電路什么時候采樣，并且，控制位于第二模塊的模擬多路復(fù)用器怎樣向第二模塊單一端子多路復(fù)用模擬采樣信號，實現(xiàn)向位于第一模塊上的模數(shù)轉(zhuǎn)換器返回通信。在圖1的圖示中，模擬采樣信號經(jīng)過模塊端子16、接合線17、模塊端子18向第一電路8的模數(shù)轉(zhuǎn)換器返回通信。
[0047]圖2A是一張簡化的圖，說明了圖1中的封裝控制器I在電機控制中的應(yīng)用，包括I個50微秒的控制環(huán)路周期。數(shù)字模塊2的細(xì)節(jié)被省略，這樣，可展示模擬模塊3的更多細(xì)節(jié)。封裝控制器I控制經(jīng)過電機22的3個繞組19、20、21的電流驅(qū)動電機。第一對高側(cè)和低側(cè)外部場效應(yīng)晶體管(Field Effect Transistors，F(xiàn)ETs)23和24耦合到通用節(jié)點25和電機端子26上。第二對高側(cè)和低側(cè)外部場效應(yīng)晶體管27和28耦合到通用節(jié)點29和電機端子30上。第三對高側(cè)和低側(cè)外部場效應(yīng)晶體管31和32耦合到通用節(jié)點33和電機端子34上。高側(cè)驅(qū)動電路35、36、37分別驅(qū)動外部高側(cè)場效應(yīng)晶體管23、27和31。低側(cè)的驅(qū)動電路38、39、40分別驅(qū)動外部低側(cè)場效應(yīng)晶體管24、28和32。位于數(shù)字模塊2的處理器41 (見圖3)通過向位于第二模塊的相關(guān)寄存器(無圖示)寫入數(shù)字值控制高側(cè)電路和低側(cè)電路。存儲在相關(guān)寄存器不同位單元的數(shù)字值，決定驅(qū)動各自外部場效應(yīng)晶體管的相關(guān)高側(cè)驅(qū)動和低側(cè)驅(qū)動的開或關(guān)。可使電流從+48V的供電導(dǎo)線進(jìn)入選擇的電機端子，經(jīng)過電機的2個繞組，從另一個選擇的電機端子流出，到達(dá)接地導(dǎo)線。
[0048]從電機端子26、30和34流出的電流流經(jīng)對應(yīng)的感應(yīng)電阻42，43，44。使用封裝引出線45和46以及差分放大器47感知經(jīng)過繞組42時電壓降落值。使用封裝引出線48和49以及差分放大器50感知經(jīng)過繞組43時電壓降落值。使用封裝引出線51和52以及差分放大器53感知經(jīng)過繞組44時電壓降落值。
[0049]除了感知電流，封裝控制器I感知3個電機端子26、30和34的電壓值。電機端子26上的電壓由電阻分壓器54和56分壓，結(jié)果是獲得封裝引出線56上經(jīng)過分壓的電壓。電機端子30上的電壓由電阻分壓器57和58分壓，結(jié)果是獲得感知的封裝引出線59上經(jīng)過分壓的電壓。電機端子34上的電壓由電阻分壓器60和61分壓，結(jié)果是獲得感知的封裝引出線62上經(jīng)過分壓的電壓。
[0050]圖2B為模擬模塊3的簡化圖，包括I個采樣/保持電路，用于采樣差分放大器47、50和53的電壓輸出。類似的，還有I個采樣保持電路，用于采樣封裝引出線56、59和62各自的電壓。參考編號63-69標(biāo)示出了這6個采樣/保持電路。這6個采樣/保持電路均被經(jīng)由同一導(dǎo)線70，提供給采樣/保持電路的I個共同的采樣/保持信號69控制。當(dāng)采樣/保持信號69有I個數(shù)字邏輯低電平時，采樣/保持電路輸入導(dǎo)線上的模擬電壓信號經(jīng)過采樣/保持電路到達(dá)采樣/保持電路的輸出導(dǎo)線。當(dāng)采樣/保持信號69的數(shù)字邏輯低電平轉(zhuǎn)為數(shù)字邏輯高電平時，采樣/保持電路獲取并保持其輸入導(dǎo)線上的電壓。采樣/保持電路上的輸出的電壓不會改變，直到采樣/保持信號69返回數(shù)字邏輯低電平:此電路用于同時獲取6個電壓:3個電壓表示流經(jīng)電機3個繞組的電流，3個電壓表示電機3個繞組端子上的電壓。這6個獲取的電壓由6個采樣/保持電路63-68同時輸出給模擬多路復(fù)用器71的6個對應(yīng)的數(shù)據(jù)輸入導(dǎo)線。模擬多路復(fù)用器71用于將獲得的這些電壓信號中選擇的一個，經(jīng)過第2模塊上的單一端子16(模擬信令板，ASIG)，經(jīng)過接合線連接17，經(jīng)過第一模塊上的單一端子18 (模擬信令板，ASIG)，耦合返至位于第一模塊上的模數(shù)轉(zhuǎn)換器。
[0051]圖3更詳細(xì)地展示了位于第一模塊2的第一電路8和位于第二模塊3的第二電路
12。第一電路8包括串行總線接口 72、第一序列發(fā)生器73、第二序列發(fā)生器74、模擬多路復(fù)用器75 (此處表示為解多路復(fù)用器(DMUX)因為其為數(shù)字模塊上的多路復(fù)用器)、模數(shù)轉(zhuǎn)換器76和數(shù)據(jù)緩存器77、模塊端子9、13、18和78，序列發(fā)生器模式控制寄存器79和多路復(fù)用電路80-85。處理器41是包含了地址總線86和數(shù)據(jù)總線87的本地總線唯一主控。處理器41讀取并執(zhí)行存儲在可讀處理器存儲器88中的控制回路軟件92的指令。在這個馮諾依曼結(jié)構(gòu)中，只有I個總線(本地總線86，87)與處理器41、程序與可讀處理器存儲器88與第一總線8耦合。而且，處理器41是本地總線的唯一主控。處理器41可以經(jīng)過本地總線86，87，對存儲器88、計時器/脈寬調(diào)制(PWM)模塊89、中斷控制器90、數(shù)據(jù)緩存器77、序列發(fā)生器模式控制寄存器79、序列發(fā)生器73和序列發(fā)生器74、串行總線接口 72、第二串行總線接口 91 (如內(nèi)部整合電路(I2C)或串行外圍接口(SPI))進(jìn)行讀寫。
[0052]第二電路12包括串行總線接口 93、模擬多路復(fù)用器71(此處表示為解多路復(fù)用器因為其為數(shù)字模塊上的多路復(fù)用器)和模塊端子11、15、16和95。除了第二電路12，第二模塊3包括高側(cè)驅(qū)動和低側(cè)驅(qū)動35-40、采樣/保持電路63-68、差分放大器47、50和53、數(shù)個其他模塊端子(未用數(shù)字標(biāo)注)、模擬模塊控制邏輯96和第二串行總線接口 97。數(shù)字模塊2上的第二串行總線接口 91和模擬模塊3的第二串行總線接口 97，經(jīng)過端子98和99，一起提供模塊2和模塊3之間的第二串行鏈路。這個第二串行鏈路采用標(biāo)準(zhǔn)串行協(xié)議，如內(nèi)部整合電路(I2C)或串行外圍接口(SPI)。接合線17、101、10、14和100提供模塊間的連接。在另一個例子中，模塊間的連接不是接合線，而是作為封裝4的部件的導(dǎo)線。
[0053]圖4是第一模塊2的串行總線接口 72和第二模塊3的串行總線接口 93的更詳細(xì)的電路圖。(圖4的電路圖包括多處簡化，在此以簡單形式展示的目的是說明與演示。)第一模塊2串行總線接口 72包括移位寄存器102和狀態(tài)機103。序列發(fā)生器73或74的之一可與時鐘信號CLK同步，向移位寄存器102并行寫入I個8位的DATAIN值。如果在CLK的上升沿時，寫入使能信號WE是高電平，那么，忽略移位使能SREN輸入導(dǎo)線收到的信號，8位的DATAIN值被并行加載到移位寄存器。如果WE是低電平，且在時鐘信號CLK的上升沿，SREN生效高電平，那么移位寄存器將在時鐘信號CLK的上升沿移位。在說明中，移位寄存器102的8位值從左邊移位到右邊，最右邊的值從移位寄存器輸出至模塊端子9。狀態(tài)機103經(jīng)由模塊端子13，接合線連接14和模塊端子15，向第二模塊3提供相關(guān)的串行總線時鐘信號 SCLK。
[0054]在圖4的簡化圖中，第二模塊3的串行總線接口 93包括8個觸發(fā)器(圖中用Dl至D8表示)，換流器104，3位計數(shù)器RXCNTR105，解碼器DEC106和邏輯塊L0GIC107。如果計數(shù)器105處于000狀態(tài)，解碼器106向觸發(fā)器Dl，而不向其他觸發(fā)器提供I個使能信號。類似的，如果計數(shù)器105處于001狀態(tài)，解碼器106向D2觸發(fā)器，而不向其他觸發(fā)器提供I個使能信號。類似的，如果計數(shù)器105處于010狀態(tài)，解碼器106向D3觸發(fā)器，而不向其他觸發(fā)器提供I個使能信號。觸發(fā)器D1-D8不構(gòu)成移位寄存器，SDATA值沒有移位到第二模塊上，而是每個觸發(fā)器D1-D8被單獨使能，根據(jù)RXCNTR105的狀態(tài)每次加載I個數(shù)據(jù)。
[0055]最初，RXCNTR計數(shù)器是000狀態(tài)。(狀態(tài)I)但串行時鐘SCLK沒有計入，所以觸發(fā)器D1-D2沒有加載任何數(shù)據(jù)。第一模塊2的串行總線接口 72從移位寄存器102的最右邊輸出I個數(shù)據(jù)值。這個值通過導(dǎo)線108提供給D1-D8全部觸發(fā)器的數(shù)據(jù)輸入導(dǎo)線。然而只有Dl觸發(fā)器被使能。在CLK信號的下降沿，串行總線接口 72使SCLK信號為高電平，從而將數(shù)據(jù)值計入(clock into)觸發(fā)器Dl。CLK的下一個上升沿使下一個數(shù)據(jù)值從移位寄存器102中移出。在CLK信號的上升沿，串行總線接口 72使SCLK信號為低電平，從而使RXCNTR計數(shù)器105增加，到狀態(tài)001 (狀態(tài)2)。這種增加使解碼器106對第二觸發(fā)器D2使能。照此，在SCLK的下一個上升沿，第二個數(shù)據(jù)值被記入第二觸發(fā)器D2。這樣，8位DATAIN值相繼從移位寄存器102移出，通過第一模塊的第二模塊端子9 (串行數(shù)據(jù)，SDATA)經(jīng)過模間連接10，第二模塊的第二模塊端子11 (串行數(shù)據(jù)，SDATA)被記入位于第二模塊3上的D1-D8觸發(fā)器中對應(yīng)的I個觸發(fā)器。一旦這8位值被記入第二模塊3的觸發(fā)器，狀態(tài)機103停止切換SCLK信號。[0056]圖5是圖4中邏輯塊107更詳細(xì)的示意圖。存儲在前兩位(Dl和D2觸發(fā)器)中的值表示其余6位DATAIN值的意義。如圖6中的表格所示，在示意圖所用例子中，Dl和D2僅使用的值組合是01。本例中Dl和D2的其他組合被保留且未被使用。
[0057]如果Dl和D2的兩位值是01，DATAIN的第三位值將提供給導(dǎo)線70作為采樣/保持信號69。如果存儲在觸發(fā)器D3中的值是數(shù)字邏輯高，采樣/保持信號69將有I個數(shù)字邏輯高值，如果存儲在觸發(fā)器D3中的值是數(shù)字邏輯低，采樣/保持信號69將有I個數(shù)字邏輯低值。DATAIN值的后4位將從邏輯塊107輸出，作為多路復(fù)用器控制信號AMUXSEL[1:4]。AMUXSEL [1:4]被提供4個導(dǎo)線118，這4個導(dǎo)線118延展后連接AMUX多路復(fù)用器71的4個選擇輸入導(dǎo)線。為了防止采樣/保持信號69出現(xiàn)無必要的差錯，在SCLK的第三個上升沿，頭兩位Dl和D2的示意的操作被解碼驗證有效。在Dl和D2觸發(fā)器分別記錄各自的DATAIN值后，SCLK的第三上升沿出現(xiàn)。在SCLK的第五個上升沿，位于D3的第3個值被鎖存并輸出至采樣/保持導(dǎo)線70。解碼器109和110與觸發(fā)器111和112保證:被存儲在對應(yīng)的D3觸發(fā)器中的值穩(wěn)定后的串行通信操作期間，采樣/保持信號69只能夠更改一次。
[0058]序列發(fā)生器73或74能使用這個低延時串行總線接口使采樣/保持信號69生效，這樣全部6個采樣/保持電路63-68就能同步進(jìn)行采樣和保持操作。如果最開始，采樣/保持信號69的邏輯值為低，序列發(fā)生器可以向串行總線接口 72加載I個DATAIN值，其第三位值是數(shù)字邏輯高。在DATAIN值的第三位被記入第二模塊的第三個觸發(fā)器D3時，采樣/保持信號69將從低轉(zhuǎn)為高，使6個采樣/保持電路63-68保持。
[0059]此外，序列發(fā)生器能改變AMUXSEL [1:4]的值。例如，序列發(fā)生器可以向模擬模塊3發(fā)送多個8位DATAIN值，DATAIN值的后四位變化，這樣多個采樣/保持電路保持的模擬采樣電壓值可逐一多路復(fù)用輸出，通過端子模擬信令板16，經(jīng)過模間連接17、端子模擬信令板18，至位于數(shù)字模塊的模數(shù)轉(zhuǎn)換器76。經(jīng)過模間連接17的模擬采樣電壓是單端信號，其電壓與模塊端子95和78上的模擬地電位AGND相關(guān)。
[0060]如圖7所示，序列發(fā)生器73和序列發(fā)生器74都有各自的一組8個相關(guān)的序列寄存器。在圖3和圖7中，參考編號113標(biāo)示出序列發(fā)生器73的8個序列寄存器。參考編號114標(biāo)示出序列發(fā)生器74的8個序列寄存器。每個序列寄存器都有多個域，如圖7所示。在操作中，序列發(fā)生器每次遍歷I個序列寄存器，使用序列寄存器的內(nèi)容設(shè)置解多路復(fù)用器75和模擬多路復(fù)用器71。注意序列寄存器的前三位是3位的解多路復(fù)用器的設(shè)置值，控制解多路復(fù)用器75。注意序列寄存器的后8位是8位DATAIN值(其中后4位是AMUXSEL [1:4]設(shè)置值，用以控制上述模擬多路復(fù)用器71)。采樣/保持信號的電平由DATAIN值的第3位決定。
[0061]在采樣/保持電路已經(jīng)根據(jù)需要改變，且提供給多路復(fù)用器和解多路復(fù)用器的選擇信號根據(jù)需要設(shè)置后，序列發(fā)生器在導(dǎo)線116上生效啟動轉(zhuǎn)換器的信號START ADCl 15使模數(shù)轉(zhuǎn)換器開始模擬到數(shù)字的轉(zhuǎn)換。作為響應(yīng)，模數(shù)轉(zhuǎn)換器76將模擬輸入導(dǎo)線117上的模擬電壓信號轉(zhuǎn)換為導(dǎo)線118上對應(yīng)的多位數(shù)字ADC輸出值。模數(shù)轉(zhuǎn)換器76擁有自己的采樣/保持電路，所以一旦START ADC信號115變換，模數(shù)轉(zhuǎn)換器輸入導(dǎo)線117上的模擬信號可以改變，同時不影響模數(shù)轉(zhuǎn)換器正在進(jìn)行的模數(shù)轉(zhuǎn)換。在模數(shù)轉(zhuǎn)換完成后，序列發(fā)生器使模數(shù)轉(zhuǎn)換器導(dǎo)線131上的ADC輸出值寫入數(shù)據(jù)緩存器77的合適的10位單元。如圖7的表格所示，使用序列寄存器中各項設(shè)置得出的ADC輸出值被寫入數(shù)據(jù)緩存器中的10位單元，其與序列寄存器處于同一行。序列寄存器與數(shù)據(jù)緩存器的10位單元是一對一的關(guān)系。處理器41能通過數(shù)據(jù)總線86，87向序列發(fā)生器寫入，設(shè)置序列寄存器的內(nèi)容，并且由此向它們發(fā)送合適的觸發(fā)信號啟動序列發(fā)生器。因為處理器41以這種方式對序列寄存器編程，且數(shù)據(jù)緩存器中對應(yīng)的10位單元中，模數(shù)轉(zhuǎn)換器的輸出值將被寫入并被預(yù)置，被處理器41獲悉，數(shù)據(jù)緩存器41隨后能經(jīng)過數(shù)據(jù)總線86、87讀取ADC輸出值。
[0062]圖8說明了序列控制寄存器的多個域。兩個序列發(fā)生器中的每個都有I個這樣的序列控制寄存器。序列控制寄存器119是序列發(fā)生器73的序列控制寄存器。序列控制寄存器120是序列發(fā)生器74的序列控制寄存器。存儲在域121中的值指出第一序列發(fā)生器73的序列寄存器113包含了多少個合法的條目。類似的，存儲在域122中的值表示第一序列發(fā)生器74的序列寄存器114包含了多少個合法的條目。在由觸發(fā)信號觸發(fā)后，序列發(fā)生器逐個通過序列寄存器處理，直到存儲合法值的全部序列寄存器被服務(wù)。當(dāng)全部序列寄存器被服務(wù)后，序列發(fā)生器生效中斷信號，中斷控制器90。第一序列發(fā)生器73通過導(dǎo)線124發(fā)送中斷信號，第二序列發(fā)生器74通過導(dǎo)線125發(fā)送中斷信號。在被序列發(fā)生器中斷后，處理器41通過數(shù)據(jù)總線86、87，讀取數(shù)據(jù)緩存器77中的相關(guān)單元，獲取序列發(fā)生器寫入的ADC輸出值。
[0063]圖9展示了圖3的序列發(fā)生器模式控制寄存器79的3個域。例如，如果序列發(fā)生器模式控制寄存器79存儲的前3位是000，僅第一序列發(fā)生器73可操作，響應(yīng)于收到觸發(fā)信號，此序列發(fā)生器處理序列寄存器的值。在序列發(fā)生器73的序列控制寄存器119中的值，決定使用多路定時器/脈寬調(diào)制(PWM)中的哪一個輸出信號作為觸發(fā)信號。序列控制寄存器119的另一個值決定觸發(fā)器的上升沿或下降沿啟動序列發(fā)生器。在圖3的例子中，對序列發(fā)生器73配置為，在觸發(fā)信號123的上升沿觸發(fā)。觸發(fā)信號123是計時器和脈寬調(diào)制模塊89輸出的12個信號之一。
[0064]圖10是一張簡化的波形圖，說明了包括序列寄存器內(nèi)容的一次操作，其中3位的"TX-BUS TRANSMISSION WE START OPTIONS"域值被設(shè)置為 〃SEND DATATIN AT BEGINNINGOF SAMPLE SEQUENCE"選項。在所述的例子中，序列寄存器是序列發(fā)生器73的第一序列寄存器。序列發(fā)生器模式控制寄存器79被設(shè)置，所以只有序列發(fā)生器73被使用。序列發(fā)生器73的序列控制寄存器119被設(shè)置，所以序列發(fā)生器將在觸發(fā)信號123的上升沿觸發(fā)。CLK是50Mhz，SCLK周期是20納秒。在計時器的I個SCLK周期內(nèi)，模塊89生效觸發(fā)信號123為一高電平，CLK的上升沿出現(xiàn)。作為響應(yīng)，序列發(fā)生器73在導(dǎo)線126上發(fā)出其BUSY信號，進(jìn)入其序列計數(shù)“I”的狀態(tài)，向解多路復(fù)用器75輸出DMUXSEL值，啟動延遲計時器，向串行總線接口 72提供8位DATAIN值，并生效寫使能信號WE為一高電平。在CLK信號的下一個上升沿，DATAIN值以并行方式加載進(jìn)入移位寄存器102。狀態(tài)機103從狀態(tài)S9轉(zhuǎn)為狀態(tài)SI，發(fā)出移位使能SREN信號。根據(jù)移位寄存器102中當(dāng)前的DATAIN值，DATAIN值的Dl位由移位寄存器102輸出至第二模塊端子9 (串行數(shù)據(jù)，SDATA)。生效觸發(fā)信號69和向第二模塊端子9輸出Dl值之間的延時比串行總線時鐘信號SCLK的兩個周期要短。
[0065]在CLK周期一半之后，狀態(tài)機103首次使SCLK信號為一高電平。SCLK的這個上升沿使端子9和11的數(shù)字值Dl寫入位于模擬模塊3的觸發(fā)器Dl。在CLK的下一個上升沿，移位寄存器移位，DATAIN的D2值現(xiàn)位于端子9。半個時鐘周期之后，D2值被記入觸發(fā)器D2。在DATAIN的前兩個值以這種方式被記入觸發(fā)器Dl和D2后，解碼器109 (見圖5)的輸出固定。在CLK的下一個下降沿，解碼器輸出值被記入觸發(fā)器111。圖10的波形圖中，在上升CLK沿CA5之后半個時鐘周期，操作信號OP的變化表示了上述操作。類似的，在將DATAIN的第3和第4個值加載入D3和D4后，解碼器110 (見圖5)的輸出固定。在CLK的下一個下降沿，解碼器的輸出值被記入觸發(fā)器112。圖10的波形圖中，在CLK沿CA7之后半個時鐘周期，采樣/保持信號的變化表示了上述操作。在全部8個值被加載進(jìn)觸發(fā)器D1-D8中后，AMUXSEL[1:4]值固定。在圖10的波形圖中，這在上升CLK沿CAlO之后的約半個時鐘周期出現(xiàn)。隨著DATAIN的值從移位寄存器102中移出，狀態(tài)機103從一個狀態(tài)更新至另一個狀態(tài)，但是，一旦最后一個值被移出，狀態(tài)機103停止生效移位使能信號SREN。類似的，在最后一個值被記入觸發(fā)器D8后，狀態(tài)機103停止更改SCLK信號電平。于是，移位寄存器102停止移位，D1-D8的觸發(fā)器中無觸發(fā)器能記錄新數(shù)據(jù)。由D1-D8觸發(fā)器輸出的信號不改變。
[0066]在序列寄存器的值中4位的DELAY SETTING域決定時鐘周期的數(shù)量之后，內(nèi)部信號DELAY轉(zhuǎn)為低電平。序列發(fā)生器檢測到這個內(nèi)部信號是低值，且作為響應(yīng)，在CLK的下一個上升沿，生效ADC START信號115。如上所述，這樣啟動模數(shù)轉(zhuǎn)換器實現(xiàn)模擬到數(shù)字的轉(zhuǎn)換。DATAIN的值是否導(dǎo)致采樣/保持信號(這樣采樣/保持電路獲取新樣本)生效，取決于采樣/保持信號的值是否轉(zhuǎn)為高電平。解多路復(fù)用器75如何設(shè)置取決于序列寄存器中DMUX設(shè)置域的值。如何設(shè)置模擬多路復(fù)用器71取決于DATAIN的最后4位。
[0067]在幾個時鐘周期總計達(dá)到約I微秒后，模數(shù)轉(zhuǎn)換器向?qū)Ь€131輸出I個ADC輸出值。在CLK上升沿CB9，序列發(fā)生器生效WR DATA BUF信號，附I個相關(guān)的地址值。這些信號經(jīng)過多路復(fù)用器82和83提供給數(shù)據(jù)緩存器77。結(jié)果，ADC輸出值被寫入序列發(fā)生器73第一序列寄存器對應(yīng)的數(shù)據(jù)緩存器的10位單元。因為在這個例子中，有第二序列寄存器的值存儲在第二序列寄存器中，序列發(fā)生器計數(shù)增加為“2”，下一個序列寄存器的值被服務(wù)，在下一個CLK上升沿CBll啟動。
[0068]重要的是，注意在觸發(fā)信號123的上升沿之后，在少于8個SCLK周期的延時129中，采樣/保持信號69的電平是可以改變的(例如，采樣/保持信號可以在低電平轉(zhuǎn)高電平中生效)。采樣/保持信號69能以這樣的方式生效后，盡管全部DATAIN值還沒有轉(zhuǎn)移到模擬模塊。此外，從使觸發(fā)信號生效起、大約兩個SCLK周期的延時130中，DATAIN的第一位從數(shù)字模塊2輸出到SDATA端子9。
[0069]在所述的例子中，采樣/保持信號位無奇偶校驗位或者錯誤檢測和校正。所以可以避免與錯誤檢測功能相關(guān)的延遲。如果模擬模塊上的計數(shù)器105與數(shù)字模塊上的狀態(tài)機103的狀態(tài)不同步，那么可以在處理器41的控制下，通過經(jīng)由第二串行總線向模擬模塊發(fā)送復(fù)位指令127，對位于模擬模塊的電路復(fù)位。模擬模塊控制96檢測到復(fù)位指令127，輸出復(fù)位信號128，復(fù)位計數(shù)器105和觸發(fā)器D1-D8。經(jīng)過本次復(fù)位，位于數(shù)字模塊的串行總線接口 72能發(fā)送另一個完整的DATAIN值，分別位于數(shù)字模塊和模擬模塊的串行總線接口就能相互正確同步。復(fù)位指令127經(jīng)過更高延時的總線通信，但是復(fù)位串行總線接口 93的延時是可接受的。這種復(fù)位的發(fā)生是很少見的，并且是錯誤狀態(tài)。
[0070]圖11是簡化的波形圖，說明了包括序列寄存器內(nèi)容的操作，3位的"TX-BUSTRANSMISSION WE START OPTIONS〃域值被設(shè)置為〃SEND DATATIN AFTER ADC START〃選項。響應(yīng)于觸發(fā)信號123在CLK的上升沿被生效為一高電平，序列發(fā)生器73在導(dǎo)線126上生效其BUSY信號，進(jìn)入序列計數(shù)“I”狀態(tài)，向解多路復(fù)用器75輸出DMUXSEL值，并啟動延遲計時器10，如圖10中的例子所示，但在圖11中的示例中，序列發(fā)生器73并未在CLK上升沿CA2提供8位的DATAIN值。序列寄存器的4位的延時設(shè)置值決定了時鐘周期的數(shù)量，直到內(nèi)部DELAY信號轉(zhuǎn)變?yōu)榈?。在延遲期最后，響應(yīng)于DELAY信號是數(shù)字低，序列發(fā)生器73在下一個CLK上升沿CBl生效ADC START信號。如上所述，模數(shù)轉(zhuǎn)換器76擁有自己的采樣/保持電路，所以，一旦ADC START信號115轉(zhuǎn)為高，模數(shù)轉(zhuǎn)換器信號輸入導(dǎo)線上的模擬電壓可以在不影響模數(shù)轉(zhuǎn)換器操作的情況下被改變。在圖11的例子中，序列發(fā)生器73發(fā)出寫使能信號WE，輸出DATAIN值，在時鐘沿CBl啟動。由此，在模數(shù)轉(zhuǎn)換器實現(xiàn)模數(shù)轉(zhuǎn)換的同時，DATAIN值被移出數(shù)字模塊，并被加載進(jìn)模擬模塊。
[0071]圖12是簡化的波形圖，說明了包括序列寄存器內(nèi)容的操作，3位域值〃TX-BUSTRANSMISSION WE START OPTIONS〃被設(shè)置為〃DO NOT SEND DATATIN〃選項。4 位的延遲設(shè)置確定了延時并啟動延時，模數(shù)轉(zhuǎn)換發(fā)生，但沒有DATAIN值從數(shù)字模塊被移到模擬模塊。由此，模擬多路復(fù)用器設(shè)置值與采樣/保持信號值未被改變。
[0072]雖然圖10、11和12的例子所示的波形隨著觸發(fā)信號的脈沖高啟動，觸發(fā)信號的脈沖通常僅用于通過序列寄存器條目制作I個通道，啟動序列發(fā)生器。在處理了序列寄存器的I個條目后，序列發(fā)生器自動處理下一條序列寄存器條目。沒有提供第二觸發(fā)器。一旦序列發(fā)生器處理了其最后一個序列寄存器條目(由121和122域中可應(yīng)用的I個域定義，這個定義指出了現(xiàn)在合法序列發(fā)生器條目的數(shù)量)，序列發(fā)生器返回靜止?fàn)顟B(tài)并段言中斷信號。中斷信號通知處理器41，ADC輸出值現(xiàn)已位于數(shù)據(jù)緩存器77中。
[0073]具體描述中有兩個序列發(fā)生器。如果一個序列發(fā)生器向另一個序列發(fā)生器提供BUSY信號，表示它“忙”，另一個序列發(fā)生器并不經(jīng)過低延時串行總線啟動I個事務(wù)，而是等待I個CLK周期，然后再次檢測BUSY信號。
[0074]圖13是從新角度繪制的方法1000流程圖。響應(yīng)于第一模塊上觸發(fā)信號生效，序列發(fā)生器向串行總線接口提供I個多位值(步驟1001)。此序列發(fā)生器與此串行總線接口均為第一模塊的部件。然后，這個多位值以串行方式從第一模塊通信至第二模塊的串行總線接口(步驟1002)。第一模塊的串行總線接口也向第二模塊提供I個相關(guān)的串行總線時鐘(SCLK)。這個多位值包括采樣/模擬值和模擬多路復(fù)用器設(shè)置值。響應(yīng)于收到采樣/保持值，使位于第二模塊的多個采樣/保持電路發(fā)送采樣/保持信號生效(步驟1003)。在一個例子中，生效所述采樣/保持信號是這個采樣/保持信號低電平到高電平的轉(zhuǎn)換。觸發(fā)信號被生效到采樣/保持信號生效之間的延遲期少于8個SCLK周期。位于第二模塊的模擬多路復(fù)用器設(shè)置值用于控制第二模塊模擬多路復(fù)用器(步驟1004)，即采樣/保持電路中選擇的一個電路，其信號通過模擬多路復(fù)用器、第二模的單一端子、第一模塊單一端子，到達(dá)位于第一模塊的模數(shù)轉(zhuǎn)換器的輸入導(dǎo)線。然后序列發(fā)生器啟動模數(shù)轉(zhuǎn)換(步驟1005)，這樣模數(shù)轉(zhuǎn)換器輸出ADC輸出值。然后序列發(fā)生器使ADC輸出值存儲于第一模塊的數(shù)據(jù)緩存器(步驟 1006)。
[0075]在一個例子中，在執(zhí)行了圖13中的步驟后，位于第一模塊的序列發(fā)生器使第二多位值串行通信至第二模塊，這樣，多個的采樣/保持電路中選出的第二個電路通過模擬多路復(fù)用器與模數(shù)轉(zhuǎn)換器的輸入導(dǎo)線耦合。然后序列發(fā)生器啟動第二次模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換，使結(jié)果中的第二模數(shù)轉(zhuǎn)換器的輸出值寫入數(shù)據(jù)緩存器。序列發(fā)生器反復(fù)這一進(jìn)程多次，這樣，每個采樣/保持電路中的電壓樣本被多路復(fù)用輸出第二模塊，被位于第一模塊的模數(shù)轉(zhuǎn)換器逐一數(shù)字化。在采樣/保持電路中的全部采樣電壓值根據(jù)序列發(fā)生器的指令被數(shù)字化后，序列發(fā)生器中斷處理器。然后，序列發(fā)生器能在單一有效的讀取操作中，從數(shù)據(jù)緩存器讀取ADC輸出值。
[0076] 雖然上述具體描述僅用于指導(dǎo)，本專利文件具有一般適用性，并不限于上述特定細(xì)節(jié)。因此，對本發(fā)明的各種修改、適用性以及不同特性的組合都可能是具有實踐意義的，因此本發(fā)明的范圍不通過參考上述描述而定，而應(yīng)通過參考權(quán)利要求的全部范圍來確定。
【權(quán)利要求】
1.一種封裝控制器，其特征在于，包括: 第一模塊，包括一處理器、一第一端子、一模數(shù)轉(zhuǎn)換器、一串行總線接口和一序列發(fā)生器，其中，所述模數(shù)轉(zhuǎn)換器被耦合從所述第一端子接收一模擬信號，所述序列發(fā)生器被耦合向所述模數(shù)轉(zhuǎn)換器提供一啟動轉(zhuǎn)換信號，且所述序列發(fā)生器可由所述處理器編程； 第二模塊，包括一串行總線接口、一第一端子、多個米樣/保持電路和一模擬多路復(fù)用器，其中，一串行總線時鐘信號從所述第一模塊的串行總線接口通信至所述第二模塊的串行總線接口，所述模擬多路復(fù)用器將所述多個采樣/保持電路中被選定電路的一輸出導(dǎo)線與所述第二模塊的第一端子相耦合，來自所述采樣/保持電路的被選定電路的一信號通過所述第二模塊的第一端子和所述第一模塊的第一端子提供給位于所述第一模塊的模數(shù)轉(zhuǎn)換器，一觸發(fā)信號在所述第一模塊內(nèi)生效，作為響應(yīng)所述序列發(fā)生器使一第一多位值從所述第一模塊的串行總線接口通信至所述第二模塊的串行總線接口，在第二模塊上至少接收部分所述第一多位值:1)使提供給多個采樣/保持電路的一采樣/保持信號生效，且2)決定哪一個采樣/保持電路通過所述模擬多路復(fù)用器與所述第二模塊的第一端子耦合，所述觸發(fā)信號生效與所述采樣/保持信號生效之間的延遲期少于八個串行總線時鐘信號周期；以及 封裝包括第一模塊和第二模塊。
2.如權(quán)利要求1所述的封裝控制器，其特征在于，所述第一模塊還包括一第二端子，所述第二模塊還包括一第二端子，所述第一模塊的第二端子被耦合至所述第二模塊的第二端子，所述序列發(fā)生器使所述第一多位值的一位值從所述第一模塊的串行總線接口傳輸至所述第一模塊的第二端子，所述傳輸時間在所述觸發(fā)信號生效后的兩個串行總線時鐘信號周期之內(nèi)。
3.如權(quán)利要求1所述的封裝控制器，其特征在于，所述第一多位值包括一采樣/保持值和一模擬多路復(fù)用器設(shè)置值，所述采樣/保持值決定了所述采樣/保持信號的電平，所述模擬多路復(fù)用器設(shè)置值決定哪一個采樣/保持電路通過所述模擬多路復(fù)用器與所述第二模塊的第一端子耦合。
4.如權(quán)利要求3所述的封裝控制器，其特征在于，所述模擬多路復(fù)用器設(shè)置值是一多位值；在所述第二模塊接收到所述模擬多路復(fù)用器的全部設(shè)置值的延遲期內(nèi)，所述采樣/保持信號生效。
5.如權(quán)利要求1所述的封裝控制器，其特征在于，所述第一模塊還包括一數(shù)據(jù)緩存器；所述模數(shù)轉(zhuǎn)換器輸出ADC輸出值，所述序列發(fā)生器控制將所述ADC輸出值存入所述數(shù)據(jù)緩存器。
6.如權(quán)利要求1所述的封裝控制器，其特征在于，所述序列發(fā)生器使一第二多位值從所述第一模塊串行總線接口通信至所述第二模塊串行總線接口，所述第二模塊接收所述第二多位值不會使所述采樣/保持信號的電平改變，但會改變所述采樣/保持電路中的某一個電路通過所述模擬多路復(fù)用器與所述第二模塊的第一端子耦合。
7.如權(quán)利要求1所述的封裝控制器，其特征在于，所述序列發(fā)生器由所述處理器編程，并使用多個信號中被選定的一個信號作為所述觸發(fā)信號。
8.如權(quán)利要求1所述的封裝控制器，其特征在于，所述序列發(fā)生器由所述處理器編程，使所述采樣/保持信號同步發(fā)送至每一個所述采樣/保持電路生效，控制所述模擬多路復(fù)用器和所述模數(shù)轉(zhuǎn)換器，在采樣/保持信號第二次生效之前，每一個所述采樣/保持電路均能獲得ADC輸出值，所述序列發(fā)生器控制將獲得的ADC輸出值寫入所述數(shù)據(jù)緩存器。
9.如權(quán)利要求1所述的封裝控制器，其特征在于，所述序列發(fā)生器包括多個序列寄存器，每個序列寄存器包括一延遲設(shè)置域和一多位值域，所述延遲設(shè)置域中存儲的延遲值決定了轉(zhuǎn)換信號生效前的延時，存儲在所述多位值域中的多位值由所述序列發(fā)生器并行提供給所述第一模塊的串行總線接口。
10.如權(quán)利要求1所述的封裝控制器，其特征在于，所述第一多位值不被移入所述第二模塊中的任何移位寄存器。
11.如權(quán)利要求10所述的封裝控制器，其特征在于，所述第一多位值在所述串行總線時鐘信號的上升沿被移出所述第一模塊，所述第二模塊的串行總線接口包括多個觸發(fā)器，在對應(yīng)所述串行總線時鐘的下降沿，所述第一多位值的每個位值被記入多個觸發(fā)器中對應(yīng)的觸發(fā)器。
12.如權(quán)利要求10所述的封裝控制器，其特征在于，所述第一多位值在所述串行總線時鐘信號的下降沿被移出所述第一模塊，所述第二模塊的所述串行總線接口包括多個觸發(fā)器，在對應(yīng)所述串行總線時鐘的上升沿，所述第一多位值的每個位值被記入多個觸發(fā)器中對應(yīng)的觸發(fā)器。
13.如權(quán)利要求1中所述的封裝控制器，其特征在于，所述第一模塊包括一第二串行總線接口，所述第二模塊包括一第二串行總線接口，所述第一模塊向所述第二模塊，通過所述第一模塊的第二串行總線接口，和所述第二模塊的第二串行總線接口通信復(fù)位指令，響應(yīng)于對所述第二模塊串行總線接口收到復(fù)位指令，位于所述第二模塊的第二串行總線接口被復(fù)位。
14.一種封裝控制組件，其特征在于，包括: 多個采樣/保持電路，布置于一第二模塊上； 一第二模塊端子； 一模擬多路復(fù)用器，布置于所述第二模塊內(nèi)，用于控制性地耦合所述多個采樣/保持電路中被選定的一個電路與所述第二模塊端子； 一數(shù)據(jù)緩存器，布置于一第一模塊上； 一模數(shù)轉(zhuǎn)換器，布置于所述第一模塊上； 一第一模塊端子；和 一裝置，用于接收一觸發(fā)信號和響應(yīng)一從所述第一模塊串行通信至所述第二模塊的多位值，所述裝置將一串行總線時鐘信號從所述第一模塊提供給所述第二模塊，所述裝置還:I)使提供給多個采樣/保持電路的一采樣/保持信號生效，且2)控制所述模擬多路復(fù)用器，所述多個采樣/保持電路中選定一第一電路通過所述第二模塊端子和所述第一模塊端子與所述模數(shù)轉(zhuǎn)換器耦合，收到所述觸發(fā)信號與所述采樣/保持信號生效之間的延遲期少于8個串行總線時鐘信號周期，所述裝置也使所述模數(shù)轉(zhuǎn)換器實現(xiàn)首次模數(shù)轉(zhuǎn)換，輸出第一個ADC輸出值，并使所述模數(shù)轉(zhuǎn)換器的首個ADC輸出值存儲在所述數(shù)據(jù)緩存器中。
15.如權(quán)利要求14所述的封裝控制組件中，其特征在于，所述裝置控制所述模擬多路復(fù)用器，所述多個采樣/保持電路中選定一第二電路通過所述第二模塊端子和所述第一模塊端子與所述模數(shù)轉(zhuǎn)換器耦合，同時所述采樣/保持信號電平不改變，所述模數(shù)轉(zhuǎn)換器實現(xiàn)模擬到數(shù)字的第二次轉(zhuǎn)換，由此輸出第二個ADC輸出值，所述裝置亦使所述第二個ADC輸出值存儲在所述數(shù)據(jù)緩存器中。
16.如權(quán)利要求14所述的封裝控制組件中，其特征在于，所述裝置包括位于所述第一模塊的一串行總線接口，位于所述第一模塊的一序列發(fā)生器，和位于所述第二模塊的一串行總線接 口。
【文檔編號】H03M1/12GK203492009SQ201320179440
【公開日】2014年3月19日 申請日期:2013年4月11日 優(yōu)先權(quán)日:2012年5月28日
【發(fā)明者】徐青 申請人:技領(lǐng)半導(dǎo)體(上海)有限公司, 技領(lǐng)半導(dǎo)體股份有限公司