一種面積優(yōu)化的fpga互連結(jié)構(gòu)的制作方法
【專利摘要】本實用新型提出一種FPGA互連結(jié)構(gòu)。所述的FPGA互連結(jié)構(gòu)包括第一級多路復(fù)用器和至少另一級多路復(fù)用器，其中第一級多路復(fù)用器的輸出信號構(gòu)成所述至少另一級多路復(fù)用器的輸入信號；所述至少另一級多路復(fù)用器包括多個多路復(fù)用器，所述多個多路復(fù)用器具有相同的多位第一輸入信號。多位數(shù)據(jù)通路經(jīng)過基本相同的繞線路徑，即每條通路的延時基本相同，從而保證了數(shù)據(jù)的正常傳輸，并減小了具有相同輸入的多路復(fù)用器間的設(shè)計面積。
【專利說明】一種面積優(yōu)化的FPGA互連結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及FPGA互連結(jié)構(gòu)，更具體地講涉及面積優(yōu)化的FPGA互連結(jié)構(gòu)。
【背景技術(shù)】
[0002]有許多應(yīng)用要求集成電路具有可編程或可配置的互聯(lián)網(wǎng)絡(luò)。一個這樣的應(yīng)用是現(xiàn)場可編程邏輯門陣列(Field programmable gate array,簡稱FPGA),其中，邏輯門通過可配置的互聯(lián)網(wǎng)絡(luò)而彼此連接。作為獨立芯片或系統(tǒng)中核心部分起作用的FPGA已經(jīng)廣泛被應(yīng)用于大量微電子設(shè)備中。
[0003]在FPGA的基本結(jié)構(gòu)當(dāng)中，多路復(fù)用器(MUX)應(yīng)用的非常廣泛。多路復(fù)用器是構(gòu)成FPGA的基本互連單元，通常FPGA有80%的面積被互連單元占用。因此減小基本互連單元的面積對于減小FPGA芯片的整體面積有著很重要的意義。
[0004]圖1為現(xiàn)有技術(shù)中通常采用的FPGA互連結(jié)構(gòu)64 X I多路復(fù)用器的結(jié)構(gòu)示意圖。如圖1所示，該結(jié)構(gòu)采用兩級多路復(fù)用器來實現(xiàn)，其中第一級由16個4選I多路復(fù)用器組成，該第一級中所有4選I多路復(fù)用器共享相同的配置位，第二級由一個16選I多路復(fù)用器組成。
[0005]圖2為現(xiàn)有技術(shù)中通常采用的FPGA互連結(jié)構(gòu)64X4多路復(fù)用器的結(jié)構(gòu)示意圖。如圖2所示，該結(jié)構(gòu)采用四組FPGA互連結(jié)構(gòu)64X I多路復(fù)用器組成，該結(jié)構(gòu)占用了較大的版圖面積。
[0006]本發(fā)明根據(jù)多路復(fù)用器的版圖設(shè)計特點，設(shè)計了一種互連結(jié)構(gòu)(xbar)，可以有效的減小互連單元的面積。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的是提供能夠克服以上問題的FPGA互連結(jié)構(gòu)。
[0008]本發(fā)明提供一種FPGA互連結(jié)構(gòu)，包含:第一級多路復(fù)用器和至少另一級多路復(fù)用器，其中第一級多路復(fù)用器的輸出信號構(gòu)成所述至少另一級多路復(fù)用器的輸入信號；所述至少另一級多路復(fù)用器包括多個多路復(fù)用器，所述多個多路復(fù)用器具有相同的多位第一輸入信號。
[0009]第一級多路復(fù)用器由N組次級多路復(fù)用器組成，每組次級多路復(fù)用器共享配置位。次級多路復(fù)用器由M組多路復(fù)用器組成，所述M組多路復(fù)用器具有相同的多位第二輸入信號。
【專利附圖】

【附圖說明】
[0010]圖1是現(xiàn)有技術(shù)中FPGA互連結(jié)構(gòu)64X I多路復(fù)用器的結(jié)構(gòu)示意圖；
[0011]圖2是現(xiàn)有技術(shù)中FPGA互連結(jié)構(gòu)64X4多路復(fù)用器的結(jié)構(gòu)示意圖
[0012]圖3是本發(fā)明實施例的FPGA互連結(jié)構(gòu)64X4多路復(fù)用器的結(jié)構(gòu)示意圖；；
[0013]圖4是圖3所示的第二級多路復(fù)用器的結(jié)構(gòu)示意圖；[0014]圖5是實施例中采用的源-漏共享技術(shù)圖；
[0015]圖6是圖4所示第二級多路復(fù)用器一部分的的設(shè)計版圖；
[0016]圖7是圖3所示的第一級多路復(fù)用器的結(jié)構(gòu)示意圖；
[0017]圖8是本發(fā)明實施例的FPGA互連結(jié)構(gòu)64X32多路復(fù)用器的結(jié)構(gòu)示意圖；
【具體實施方式】
[0018]下面通過附圖和實施例，對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
[0019]圖3是根據(jù)本發(fā)明實施例的FPGA互連結(jié)構(gòu)64X4多路復(fù)用器的結(jié)構(gòu)示意圖。如圖3所示，該結(jié)構(gòu)系統(tǒng)有64位輸入信號和4位輸出信號，由兩級多路復(fù)用器組成。
[0020]輸入端的64位信號分離為四組16位信號，每組16位信號又分離為四組4位信號作為第一級多路復(fù)用器的輸入信號。第一級多路復(fù)用器包括四組次級多路復(fù)用器，每組次級多路復(fù)用器包括4個4選I多路復(fù)用器并共享配置位，每組次級多路復(fù)用器輸入一組16位信號并輸出一組4位信號。第一級多路復(fù)用器輸出的四組4位信號經(jīng)疊加后形成一組16位信號并作為第二級多路復(fù)用器的輸入信號。
[0021]第二級多路復(fù)用器由四個16選I的多路復(fù)用器組成，每個16選I的多路復(fù)用器輸入一組16位信號并輸出四組I位信號，該四組I位信號經(jīng)疊加后形成一組4位信號作為系統(tǒng)的輸出信號。其中輸入到每組16選I的多路復(fù)用器的16位信號是相同的。
[0022]圖4是圖3所示第二級多路復(fù)用器的結(jié)構(gòu)示意圖。如圖4所示，有由上到下排列的四組(行)4選I多路復(fù)用器，每組由多路復(fù)用器sO、多路復(fù)用器S1、多路復(fù)用器s2、多路復(fù)用器s3和多路復(fù)用器s4組成。
[0023]在每組4選I多路復(fù)用器中，多路復(fù)用器sO、多路復(fù)用器S1、多路復(fù)用器s2和多路復(fù)用器s3共享配置位。多路復(fù)用器sO接收輸入信號X0_0、X1_0、X2_0和X3_0，輸出Y0_0;多路復(fù)用器si接收輸入信號Χ0_1、Χ1_1、Χ2_1和X3_l，輸出Υ0_1;多路復(fù)用器s2接收輸入信號X0_2，X1_2，X2_2和X3_2，輸出Y0_2 ;多路復(fù)用器s3接收輸入信號Χ0_3、Χ1_3、Χ2_3和Χ3_3，輸出Υ0_3。在相同的配置位的控制下，多路復(fù)用器sO、多路復(fù)用器S1、多路復(fù)用器s2和多路復(fù)用器s3選擇同樣位置的輸入信號作為各自輸出。輸出信號Y0〈0:3>經(jīng)多路復(fù)用器s4選擇I位信號，由此實現(xiàn)一個16選I的多路復(fù)用器。
[0024]從圖4中可見，由于不同組但是列位置相同的4選I多路復(fù)用器s0_s3采用相同的輸入信號，不同組的4選I多路復(fù)用器s4輸出4個不同的I位信號，各組4選I多路復(fù)用器實際構(gòu)成的16選I多路復(fù)用器具有相同的16位輸入和I位不同的輸出。因此，圖4所示的4組4選I多路復(fù)用器共同構(gòu)成圖3中的第二級16選4多路復(fù)用器。
[0025]不同于現(xiàn)有技術(shù)中在第二級多路復(fù)用器中每個多路復(fù)用器的輸入是不同的特點，在本發(fā)明實施例中不同組但列位置相同的多路復(fù)用器的輸入信號是相同的，例如四個4選I多路復(fù)用器sO的輸入信號為相同的。如果替換構(gòu)成這些不同組但列位置相同的多路復(fù)用器的相鄰晶體管的源極位置和漏極位置并將替換后的晶體管的相同節(jié)點進(jìn)行共享，可減小節(jié)點之間的最小距離，從而有效的減小不同組多路復(fù)用器之間的最小距離，節(jié)約了設(shè)計面積。
[0026]圖5是實施例中采用的源-漏共享技術(shù)圖。如圖6A中所示為四組晶體管(I IIIIIIV)，其中A為源極，B為漏極，C為柵極。晶體管的柵極相當(dāng)于多路復(fù)用器的配置位，用于控制多路復(fù)用器的輸出信號；晶體管的源極和漏極相當(dāng)于多路復(fù)用器的輸入端和輸出端，用于輸入信號和輸出信號。舉例來說，第I組晶體管可以對應(yīng)于圖5中的第I組多路復(fù)用器s0-s3分別對X0_0-X3_0、X0_1-X3_1、X0_2-X3_2和X0_3_X3_3的選擇。當(dāng)晶體管的輸入不同時，相鄰晶體管不同的節(jié)點之間必需保持一個最小距離。
[0027]前文提及不同組但列位置相同的多路復(fù)用器s0_s3具有相同的輸入信號，這意味著，相鄰組(例如第I和II組)晶體管的漏極B (如果把B選為輸入端的話)可具有相同的信號。如圖6B所示，為了節(jié)約面積，可將相隔晶體管(II和IV或I和III)的源極和漏極進(jìn)行位置對換，源極和漏極位置對換后的晶體管與未進(jìn)行調(diào)整的晶體管的相鄰節(jié)點是相同的。如圖6C所示，由于晶體管的輸入是相同的，故可將相鄰晶體管的相同節(jié)點進(jìn)行共享而形成面積優(yōu)化的晶體管結(jié)構(gòu)，該結(jié)構(gòu)避免了晶體管節(jié)點之間的最小距離，可有效的節(jié)約面積。
[0028]圖6是圖4所示第二級多路復(fù)用器一部分的設(shè)計版圖。如圖6所示為圖4的第二級多路復(fù)用器中相鄰的兩組多路復(fù)用器s0-s3。下文以第一組和第二組復(fù)用器為例。在圖中X代表輸入，Xm_n表不對圖4中各組第η列多路復(fù)用器的第m個輸入；S代表輸出，Sp_q表示圖4中第P列第q組多路復(fù)用器的輸出。
[0029]S0_1、X0_0及其之間的配置位構(gòu)成一個晶體管；S1_1、X0_1及其之間的配置位構(gòu)成一個晶體管；S2_1、X0_2及其之間的配置位構(gòu)成一個晶體管；S3_1、X0_3及其之間的配置
位構(gòu)成一個晶體管。該第一排晶體管共享配置位。
[0030]同理，X0_0和 S0_0，X0_1 和 S1_0，X0_2 和 S2_0，X0_3 和 S3_0 分別構(gòu)成一個晶體
管。該第二排晶體管共享配置位。
[0031]第一排晶體管和第二排晶體管具有共同的輸入信號，所以共享相同的輸入節(jié)點。由此，可減小相鄰晶體管不同節(jié)點之間的最小距離，從而有效地減小了不同組多路復(fù)用器之間的設(shè)計面積。
[0032]由于每組多路復(fù)用器共享配置位，可有效的減小當(dāng)配置位不相同時為多路復(fù)用器提供獨立配置位而增加的設(shè)計面積。
[0033]圖7是圖3所示的第一級多路復(fù)用器的結(jié)構(gòu)示意圖。如圖7所示有由上到下排列的四組(行)4選I多路復(fù)用器，每組由多路復(fù)用器z0、多路復(fù)用器zl、多路復(fù)用器z2和多路復(fù)用器z3組成。
[0034]在每組4選I多路復(fù)用器中，多路復(fù)用器z0、多路復(fù)用器zl、多路復(fù)用器z2和多路復(fù)用器z3共享配置位。多路復(fù)用器z0接收輸入信號10_0，11_0，12_0和13_0，輸出X0_0;多路復(fù)用器zl接收輸入信號10_1，11_1，12_1和13_1，輸出X0_1;多路復(fù)用器z2接收輸入信號10_2，11_2，12_2和13_2，輸出X0_2 ;多路復(fù)用器z3接收輸入信號10_3，11_3，12_3和13_3，輸出X0_3。在相同的配置位的控制下，多路復(fù)用器sO、多路復(fù)用器S1、多路復(fù)用器s2和多路復(fù)用器s3選擇同樣位置的輸入信號作為各自輸出。輸出信號X0〈0:3>,由此實現(xiàn)一個16選4的多路復(fù)用器。
[0035]從圖7中可見，由于不同組但是列位置相同的4選I多路復(fù)用器z0-z3采用相同的輸入信號，輸出4個不同的I位信號，各組4選I多路復(fù)用器實際構(gòu)成的16選4多路復(fù)用器具有相同的16位輸入和4位不同的輸出。因此，圖7所示的4組4選I多路復(fù)用器共同構(gòu)成圖3中的第一級16選4多路復(fù)用器。
[0036]本發(fā)明實施例的第一級多路復(fù)用器相對于現(xiàn)有技術(shù)的第一級多路復(fù)用器雖然會因每組配置位的不同而增加一定的設(shè)計面積，但是由于該第一級多路復(fù)用器產(chǎn)生的4組4位信號為第二級多路復(fù)用器的總輸入信號而不是現(xiàn)有技術(shù)中使用4組共享配置位的第一級多路復(fù)用器產(chǎn)生的4組16位信號分別作為第二級多路復(fù)用器4組16選I多路復(fù)用器的輸入信號，故可減少約四分之三的第一級多路復(fù)用器的設(shè)計面積，從而有效的減小了 FPGA互連結(jié)構(gòu)的整體設(shè)計面積。
[0037]圖8是本發(fā)明實施例的FPGA互連結(jié)構(gòu)64X32多路復(fù)用器的結(jié)構(gòu)示意圖。
[0038]在一個優(yōu)選的例子中，F(xiàn)PGA互連結(jié)構(gòu)為64X32多路復(fù)用器。如圖8所示該結(jié)構(gòu)系統(tǒng)有64位輸入信號和32位輸出信號，由兩級多路復(fù)用器組成。
[0039]輸入端的64位信號分離為四組16位信號，每組16位信號又分離為四組4位信號作為第一級多路復(fù)用器的輸入信號。第一級多路復(fù)用器由四組次級多路復(fù)用器組成，每組次級多路復(fù)用器又包含8個小組，每個小組由4個4選I多路復(fù)用器組成并共享配置位。第一級多路復(fù)用器的每個小組輸出一組4位信號，每組次級多路復(fù)用器共輸出四組4位信號，該四組4位信號經(jīng)疊加后形成16位信號作為第二級多路復(fù)用器的輸入信號。
[0040]第二級多路復(fù)用器由8組多路復(fù)用器組成，每組多路復(fù)用器由4個16選I多路復(fù)用器組成。每個16選I多路復(fù)用器通過對輸入第一級多路復(fù)用器輸出的16位信號進(jìn)行選取并輸出一組I位信號，每組多路復(fù)用器輸出的四組I位信號經(jīng)疊加后形成4位信號作為系統(tǒng)的輸出信號，該第二級多路復(fù)用器共可產(chǎn)生八組4位信號。其中輸入到每個16選I的多路復(fù)用器的16位信號是相同的。
[0041]在又一個優(yōu)選的例子中，F(xiàn)PGA互連結(jié)構(gòu)為128X4多路復(fù)用器。該結(jié)構(gòu)系統(tǒng)有128位輸入信號和4位輸出信號，由三級多路復(fù)用器組成。
[0042]輸入端的128位輸入信號輸入到第一級多路復(fù)用器，第一級多路復(fù)用器由四組各自共享配置位的32選16多路復(fù)用器組成，該32選16多路復(fù)用器從輸入的一組32位信號中選取16位信號作為輸出信號，四組16位信號作為第二級多路復(fù)用器的輸入信號。
[0043]第二級多路復(fù)用器由四組各自共享配置位的16選4多路復(fù)用器組成，該16選4的多路復(fù)用器從輸入的一組16位信號中選取4位信號作為輸出信號，第二級多路復(fù)用器輸出的四組4位信號經(jīng)疊加后成型一組16位信號作為第三級多路復(fù)用器的輸入信號。其中輸入到每個16選4的多路復(fù)用器的16位信號是相同的。
[0044]第三級多路復(fù)用器由四組各自共享配置位的16選I多路復(fù)用器組成，該16選I的多路復(fù)用器從輸入的一組16位信號中選取I位信號作為輸出信號，第三級多路復(fù)用器共輸出四組I位信號經(jīng)疊加后成型一組4位信號作為輸出信號。其中輸入到每個16選I的多路復(fù)用器的16位信號是相同的。
[0045]需要指出的是在至少另一極多路復(fù)用器中，至少有一級多路復(fù)用器采用本發(fā)明中多個多路復(fù)用器具有相同輸入信號的結(jié)構(gòu)，優(yōu)選的非第一級多路復(fù)用器可全部采用該結(jié)構(gòu)以減小設(shè)計面積。第一級多路復(fù)用器采用其他的互連結(jié)構(gòu)也以達(dá)到相同的技術(shù)效果，優(yōu)選的第一級多路復(fù)用器可采用本發(fā)明中多個多路復(fù)用器具有相同輸入信號的結(jié)構(gòu)以減小設(shè)計面積。
[0046]以上所述的【具體實施方式】，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的【具體實施方式】而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種FPGA互連結(jié)構(gòu)，包含:第一級多路復(fù)用器和至少另一級多路復(fù)用器，其中第一級多路復(fù)用器與至少另一級多路復(fù)用器電連接；所述至少另一級多路復(fù)用器包括多個多路復(fù)用器。
2.根據(jù)權(quán)利要求1所述的FPGA互連結(jié)構(gòu)，其特征在于所述第一級多路復(fù)用器由N組次級多路復(fù)用器組成。
3.根據(jù)權(quán)利要求2所述的FPGA互連結(jié)構(gòu)，其特征在于所述次級多路復(fù)用器由M組多路復(fù)用器組成。
【文檔編號】H03K19/177GK203377863SQ201320357469
【公開日】2014年1月1日 申請日期:2013年6月21日 優(yōu)先權(quán)日:2013年6月21日
【發(fā)明者】崔運東, 王潘豐, 劉成利 申請人:京微雅格（北京）科技有限公司