一種占空比調(diào)整電路的制作方法
【專利摘要】本實(shí)用新型公開(kāi)了一種占空比調(diào)整電路，它包括單級(jí)CML_Latch、兩級(jí)CML_Latch和CML_AND，差分時(shí)鐘CLK分別與單級(jí)CML_Latch和兩級(jí)CML_Latch的時(shí)鐘信號(hào)輸入端相連，差分信號(hào)Vin與兩級(jí)CML_Latch的差分信號(hào)輸入端相連，兩級(jí)CML_Latch的差分信號(hào)輸出端與單級(jí)CML_Latch的差分信號(hào)輸入端相連，CML_AND的第一輸入與單級(jí)CML_Latch的差分信號(hào)輸出端相連，CML_AND的第二輸入與兩級(jí)CML_Latch的差分信號(hào)輸出端相連。本實(shí)用新型通過(guò)單級(jí)CML_Latch、兩級(jí)CML_Latch和CML_AND便可實(shí)現(xiàn)占空比的調(diào)整，結(jié)構(gòu)簡(jiǎn)單；當(dāng)高電平比低電平周期數(shù)多一個(gè)時(shí)鐘周期數(shù)的時(shí)候，首先通過(guò)單級(jí)CML_Latch使輸出滯后輸入半個(gè)時(shí)鐘周期，然后單級(jí)CML_Latch的輸入和輸出經(jīng)過(guò)CML_AND，將高電平的半個(gè)周期變?yōu)榈碗娖?，從而將?0%占空比的信號(hào)調(diào)整為占空比為50%的信號(hào)，實(shí)現(xiàn)分頻比為奇數(shù)時(shí)的占空比50%調(diào)整，適用范圍廣。
【專利說(shuō)明】 —種占空比調(diào)整電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種時(shí)鐘分配器的通道分頻器電路，特別是涉及一種占空比調(diào)整電路。
【背景技術(shù)】
[0002]隨著現(xiàn)代戰(zhàn)爭(zhēng)科技含量的提高，信息傳輸與處理量成幾何速度增長(zhǎng)，越來(lái)越多的高速處理數(shù)字電路對(duì)時(shí)鐘源的性能提出了越來(lái)越高的要求。其中時(shí)鐘分配器以低抖動(dòng)、靈活配置、可靠性高、功耗小、易于集成等優(yōu)點(diǎn)得到了廣泛研究和應(yīng)用?，F(xiàn)代高速數(shù)字電路、高速AD/DA采樣、數(shù)字DDS、數(shù)字微處理器與RF電路技術(shù)對(duì)時(shí)鐘信號(hào)的需求，使時(shí)鐘分配器技術(shù)迅猛發(fā)展、得到廣泛應(yīng)用，成為時(shí)鐘源技術(shù)中的一顆耀眼明星。
[0003]高性能時(shí)鐘分配器使用鎖相環(huán)核心實(shí)現(xiàn)了多路輸出時(shí)鐘分配功能，同時(shí)提供了亞皮秒級(jí)的抖動(dòng)性能。時(shí)鐘分配器一般有三種電平輸出:LVDS，LVPECL和CMOS，為了輸出不同頻率的信號(hào)，而且不同電平的最高輸出頻率也不相同，所以每路輸出都必須連接一個(gè)具有一定連續(xù)分頻比的通道分頻器。通道分頻器的基本原理是:通過(guò)控制字來(lái)配置高電平和低電平的周期數(shù)來(lái)實(shí)現(xiàn)分頻。假設(shè)配置的高電平的周期數(shù)為N，低電平的周期數(shù)為M，則計(jì)數(shù)器從低電平開(kāi)始計(jì)數(shù)，當(dāng)計(jì)滿M個(gè)輸入時(shí)鐘周期后，分頻器的輸出會(huì)翻轉(zhuǎn)為高電平，然后繼續(xù)計(jì)滿N個(gè)輸入時(shí)鐘周期后再翻轉(zhuǎn)為低電平，這樣通道分頻器的輸出信號(hào)的周期就為M+N。由通道分頻器的原理我們可以看出，當(dāng)分頻比為偶數(shù)時(shí)，只要設(shè)置高電平的周期數(shù)等于低電平的周期數(shù)，即M=N，則通道分頻器輸出信號(hào)的占空比就為50% ;但如果分頻比為奇數(shù)，無(wú)論如何配置也無(wú)法使M=N，所以此時(shí)通道分頻器輸出信號(hào)的占空比不可能為50%，此時(shí)就需要占空比調(diào)整電路來(lái)使輸出信號(hào)實(shí)現(xiàn)50%占空比輸出。
[0004]現(xiàn)有的占空比調(diào)整電路，當(dāng)分頻比為奇數(shù)時(shí)，無(wú)法將輸出信號(hào)的占空比調(diào)整為50%。
實(shí)用新型內(nèi)容
[0005]本實(shí)用新型的目的在于克服現(xiàn)有技術(shù)的不足，提供一種結(jié)構(gòu)簡(jiǎn)單、適用廣泛的占空比調(diào)整電路，在高電平比低電平周期數(shù)多一個(gè)時(shí)鐘數(shù)的時(shí)候，它也能將非50%占空比的信號(hào)調(diào)整為占空比為50%的信號(hào)。
[0006]本實(shí)用新型的目的是通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)的:一種占空比調(diào)整電路，它包括單級(jí)電流模邏輯鎖存器、兩級(jí)電流模邏輯鎖存器和電流模邏輯與門，差分時(shí)鐘CLK分別與單級(jí)電流模邏輯鎖存器和兩級(jí)電流模邏輯鎖存器的時(shí)鐘信號(hào)輸入端相連，差分信號(hào)Vin與兩級(jí)電流模邏輯鎖存器的差分信號(hào)輸入端相連，兩級(jí)電流模邏輯鎖存器的差分信號(hào)輸出端與單級(jí)電流模邏輯鎖存器的差分信號(hào)輸入端相連，電流模邏輯與門的第一輸入與單級(jí)電流模邏輯鎖存器的差分信號(hào)輸出端相連，電流模邏輯與門的第二輸入與兩級(jí)電流模邏輯鎖存器的差分信號(hào)輸出端相連。
[0007]兩級(jí)電流模邏輯鎖存器用于把差分時(shí)鐘CLK上升沿采樣的信號(hào)在CLK的下降沿到來(lái)時(shí)輸出到外部，使其輸出信號(hào)在CLK信號(hào)的下降沿來(lái)時(shí)發(fā)生翻轉(zhuǎn)；單級(jí)電流模邏輯鎖存器用于把在CLK下降沿翻轉(zhuǎn)的輸入信號(hào)在下一個(gè)CLK的上升沿到來(lái)時(shí)輸出，使單級(jí)電流模邏輯鎖存器的輸出比輸入延遲半個(gè)時(shí)鐘周期；電流模邏輯與門用于對(duì)第一輸入和第二輸入進(jìn)行邏輯與運(yùn)算。
[0008]所述的單級(jí)電流模邏輯鎖存器包括時(shí)鐘開(kāi)關(guān)電路、數(shù)據(jù)輸入電路、數(shù)據(jù)寄存電路和尾電流管M11，數(shù)據(jù)輸入電路和數(shù)據(jù)寄存電路分別通過(guò)時(shí)鐘開(kāi)關(guān)電路連接尾電流管Mll的漏極，尾電流管Mll的柵極與偏置電壓VBIAS相連，偏置電壓VBIAS為數(shù)據(jù)輸入電路和數(shù)據(jù)寄存電路提供恒定的電流，尾電流管Ml I的源極接地。
[0009]所述的時(shí)鐘開(kāi)關(guān)電路由三極管Q15和三極管Q16組成，三極管Q15和三極管Q16的基極連接一對(duì)互為差分的時(shí)鐘信號(hào)，三極管Q15的集電極與數(shù)據(jù)輸入電路相連，三極管Q16的集電極與數(shù)據(jù)寄存電路相連，三極管Q15和三極管Q16的發(fā)射極均與尾電流管Mll的漏極相連。
[0010]所述的數(shù)據(jù)輸入電路由三極管Qll和三極管Q12組成，三極管Qll和三極管Q12的基極分別連接兩級(jí)電流模邏輯鎖存器輸出的差分信號(hào)，三極管Qll和三極管Q12的發(fā)射極均與三極管Q15的集電極相連，三極管Qll和三極管Q12的集電極分別輸出互為差分的輸出信號(hào)，三極管Qll和三極管Q12的集電極還分別通過(guò)上拉電阻連接電源電壓VDD。
[0011]所述的數(shù)據(jù)寄存電路由三極管Q13和三極管Q14組成，三極管Q13和三極管Q14的發(fā)射極均與三極管Q16的集電極相連，三極管Q13的集電極與三極管Q12的集電極相連，三極管Q14的集電極與三極管Qll的集電極相連，三極管Q13和三極管Q14的集電極分別輸出互為差分的信號(hào)，三極管Q13的基極與三極管Q14的集電極相連，三極管Q14的基極與三極管Q13的集電極相連。
[0012]所述的兩級(jí)電流模邏輯鎖存器由第一級(jí)電流模邏輯鎖存器和第二級(jí)電流模邏輯鎖存器構(gòu)成，第一級(jí)電流模邏輯鎖存器輸出的數(shù)據(jù)連接第二級(jí)電流模邏輯鎖存器的數(shù)據(jù)輸入部分，通過(guò)第二級(jí)電流模邏輯鎖存器輸出信號(hào)。
[0013]所述的電流模邏輯與門包括兩對(duì)樹(shù)形連接的三極管和尾電流管M31，尾電流管M31的柵極連接偏置電壓VBIAS，偏置電壓VBIAS為兩對(duì)三極管提供恒定電流。兩對(duì)三極管由三極管Q31、三極管Q32、三極管Q33和三極管Q34組成，三極管Q31和三極管Q32的基極分別連接單級(jí)電流模邏輯鎖存器輸出的差分信號(hào)，三極管Q31和三極管Q32的發(fā)射極均與三極管Q33的集電極相連，三極管Q31和三極管Q32的集電極輸出差分信號(hào)；三極管Q33和三極管Q34的基極分別連接兩級(jí)電流模邏輯鎖存器輸出的差分信號(hào)，三極管Q34的集電極與三極管Q32的集電極相連，三極管Q33和三極管Q34的發(fā)射極均與尾電流管M31的漏極相連，尾電流管M31的柵極與偏置電壓VBIAS相連，源極接地。
[0014]本實(shí)用新型的有益效果是:
[0015](I)通過(guò)兩級(jí)電流模邏輯鎖存器、單級(jí)電流模邏輯鎖存器與電流模邏輯與門便可實(shí)現(xiàn)占空比的調(diào)整，結(jié)構(gòu)簡(jiǎn)單；
[0016](2)當(dāng)高電平比低電平周期數(shù)多一個(gè)時(shí)鐘周期數(shù)的時(shí)候，首先通過(guò)單級(jí)電流模邏輯鎖存器使輸出滯后輸入半個(gè)時(shí)鐘周期，然后單級(jí)電流模邏輯鎖存器的輸入和輸出經(jīng)過(guò)電流模邏輯與門，將高電平的半個(gè)周期變?yōu)榈碗娖?，從而將?0%占空比的信號(hào)調(diào)整為占空比為50%的信號(hào)，實(shí)現(xiàn)分頻比為奇數(shù)時(shí)的占空比50%調(diào)整，適用范圍廣。【專利附圖】

【附圖說(shuō)明】
[0017]圖1為本實(shí)用新型的電路框圖；
[0018]圖2為單級(jí)電流模邏輯鎖存器的電路圖；
[0019]圖3為兩級(jí)電流模邏輯鎖存器的電路圖；
[0020]圖4為電流模邏輯與門的電路圖；
[0021]圖5為兩級(jí)電流模邏輯鎖存器的仿真結(jié)果；
[0022]圖6為單級(jí)電流模邏輯鎖存器的仿真結(jié)果；
[0023]圖7為電流模邏輯與門的仿真結(jié)果。
【具體實(shí)施方式】
[0024]下面結(jié)合附圖進(jìn)一步詳細(xì)描述本實(shí)用新型的技術(shù)方案，但本實(shí)用新型的保護(hù)范圍不局限于以下所述。
[0025]如圖1所示，一種占空比調(diào)整電路，它包括單級(jí)電流模邏輯鎖存器(單級(jí)CML_Latch)、兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)和電流模邏輯與門(CML_AND)，差分時(shí)鐘CLK分別與單級(jí)電流模邏輯鎖存器(單級(jí)CML_Latch)和兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)的時(shí)鐘信號(hào)輸入端(CLKN和CLKP)相連，差分時(shí)鐘CLK是輸入到通道分頻器的時(shí)鐘信號(hào)。差分信號(hào)Vin與兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)的差分信號(hào)輸入端(DP2和DN2)相連，差分信號(hào)Vin是差分時(shí)鐘CLK經(jīng)過(guò)通道分頻器分頻后的信號(hào)，差分時(shí)鐘CLK經(jīng)過(guò)通道分頻器分頻后產(chǎn)生的Vin信號(hào)的占空比是由高電平和低電平的周期數(shù)決定的。假設(shè)高電平的周期數(shù)位N，低電平的周期數(shù)位M，則占空比就為N/ (M+N)，當(dāng)M=N時(shí)，差分信號(hào)Vin已經(jīng)是占空比50%的信號(hào)，所以就不需要占空比調(diào)整；當(dāng)M與N不相等時(shí)，占空比為非50%，所以需要占空比調(diào)整電路。本實(shí)用新型的占空比調(diào)整電路必須滿足高電平周期數(shù)比低電平周期數(shù)多一個(gè)時(shí)鐘周期的條件，即N=M+1。當(dāng)滿足這個(gè)條件時(shí)，經(jīng)過(guò)分頻后的差分信號(hào)Vin的占空比就為N/ (M+N) =N/ (2N-1)。
[0026]兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)的差分信號(hào)輸出端(0UTP2和0UTN2)與單級(jí)電流模邏輯鎖存器(單級(jí)CML_Latch)的差分信號(hào)輸入端(DPI和DNl)相連，電流模邏輯與門(CML_AND)的第一輸入(AP和AN)與單級(jí)電流模邏輯鎖存器(單級(jí)CML_Latch)的差分信號(hào)輸出端(0UTP1和0UTN1)相連，電流模邏輯與門的第二輸入(BP和BN)與兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)的差分信號(hào)輸出端(0UTP2和0UTN2)相連。
[0027]兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)用于把差分時(shí)鐘CLK上升沿采樣的信號(hào)在CLK的下降沿到來(lái)時(shí)輸出到外部，使其輸出信號(hào)在CLK信號(hào)的下降沿來(lái)時(shí)發(fā)生翻轉(zhuǎn)；單級(jí)電流模邏輯鎖存器(單級(jí)CML_Latch)用于把在CLK下降沿翻轉(zhuǎn)的輸入信號(hào)在下一個(gè)CLK的上升沿到來(lái)時(shí)輸出，使單級(jí)電流模邏輯鎖存器(單級(jí)CML_Latch)的輸出比輸入延遲半個(gè)時(shí)鐘周期；電流模邏輯與門(CML_AND)用于對(duì)第一輸入(AP和AN)和第二輸入(BP和BN)進(jìn)行邏輯與運(yùn)算。
[0028]如圖2所示，單級(jí)電流模邏輯鎖存器(單級(jí)CML_Latch)包括時(shí)鐘開(kāi)關(guān)電路、數(shù)據(jù)輸入電路、數(shù)據(jù)寄存電路和尾電流管Ml I，數(shù)據(jù)輸入電路和數(shù)據(jù)寄存電路分別通過(guò)時(shí)鐘開(kāi)關(guān)電路連接尾電流管Mll的漏極，尾電流管Mll的柵極與偏置電壓VBIAS相連，偏置電壓VBIAS為數(shù)據(jù)輸入電路和數(shù)據(jù)寄存電路提供恒定的電流，尾電流管Ml I的源極接地。
[0029]所述的時(shí)鐘開(kāi)關(guān)電路由三極管Q15和三極管Q16組成，三極管Q15和三極管Q16的基極連接一對(duì)互為差分的時(shí)鐘信號(hào)(CLKP和CLKN)，三極管Q15的集電極與數(shù)據(jù)輸入電路相連，三極管Q16的集電極與數(shù)據(jù)寄存電路相連，三極管Q15和三極管Q16的發(fā)射極均與尾電流管Mll的漏極相連。
[0030]所述的數(shù)據(jù)輸入電路由三極管Qll和三極管Q12組成，三極管Qll和三極管Q12的基極分別連接兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)輸出的差分信號(hào)，三極管Qll和三極管Q12的發(fā)射極均與三極管Q15的集電極相連，三極管Qll和三極管Q12的集電極分別輸出互為差分的輸出信號(hào)，三極管Qll和三極管Q12的集電極還分別通過(guò)上拉電阻(Rll和R12)連接電源電壓VDD。
[0031]所述的數(shù)據(jù)寄存電路由三極管Q13和三極管Q14組成，三極管Q13和三極管Q14的發(fā)射極均與三極管Q16的集電極相連，三極管Q13的集電極與三極管Q12的集電極相連，三極管Q14的集電極與三極管Qll的集電極相連，三極管Q13和三極管Q14的集電極分別輸出互為差分的信號(hào)，三極管Q13的基極與三極管Q14的集電極相連，三極管Q14的基極與三極管Q13的集電極相連。
[0032]如圖3所示，兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)由第一級(jí)電流模邏輯鎖存器(第一級(jí)CML_Latch)和第二級(jí)電流模邏輯鎖存器(第二級(jí)CML_Latch)構(gòu)成，第一級(jí)電流模邏輯鎖存器(第一級(jí)CML_Latch)輸出的數(shù)據(jù)連接第二級(jí)電流模邏輯鎖存器(第二級(jí)CML_Latch)的數(shù)據(jù)輸入部分，通過(guò)第二級(jí)電流模邏輯鎖存器輸出信號(hào)。
[0033]如圖4所示，電流模邏輯與門(CML_AND)包括兩對(duì)樹(shù)形連接的三極管和尾電流管M31，尾電流管M31的柵極連接偏置電壓VBIAS，偏置電壓VBIAS為兩對(duì)三極管提供恒定電流。兩對(duì)三極管由三極管Q31、三極管Q32、三極管Q33和三極管Q34組成，三極管Q31和三極管Q32的基極分別連接單級(jí)電流模邏輯鎖存器(單級(jí)CML_Latch)輸出的差分信號(hào)，三極管Q31和三極管Q32的發(fā)射極均與三極管Q33的集電極相連，三極管Q31和三極管Q32的集電極輸出差分信號(hào)；三極管Q33和三極管Q34的基極分別連接兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)輸出的差分信號(hào)，三極管Q34的集電極與三極管Q32的集電極相連，三極管Q33和三極管Q34的發(fā)射極均與尾電流管M31的漏極相連，尾電流管M31的柵極與偏置電壓VBIAS相連，源極接地。
[0034]本實(shí)用新型的工作原理如下:差分信號(hào)Vin信號(hào)首先進(jìn)入一個(gè)兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)，兩級(jí)電流模邏輯鎖存器(兩級(jí)CML_Latch)具體電路結(jié)構(gòu)如圖3所示，時(shí)鐘控制信號(hào)為分頻前的輸入時(shí)鐘CLK。當(dāng)CLK的上升沿來(lái)的時(shí)候，CLKP為高，CLKN為低，三極管Q25和三極管Q211打開(kāi)，三極管Q26和三極管Q212關(guān)閉，第一級(jí)電流模邏輯鎖存器(第一級(jí)CML_Latch)的數(shù)據(jù)輸入電路，三極管Q21和三極管Q22開(kāi)始工作，將輸入信號(hào)傳到第二級(jí)電流模邏輯鎖存器(第二級(jí)CML_Latch)的數(shù)據(jù)輸入電路；而第二級(jí)電流模邏輯鎖存器(第二級(jí)CML_Latch)的數(shù)據(jù)輸入電路，三極管Q27和三極管Q28處于關(guān)閉狀態(tài)，此時(shí)的輸入信號(hào)無(wú)法從0UTP2和0UTN2輸出；當(dāng)CLK的下降沿來(lái)的時(shí)候，CLKP為低，CLKN為高，三極管Q25和三極管Q211關(guān)閉，三極管Q26和三極管Q212開(kāi)啟，第一級(jí)電流模邏輯鎖存器(第一級(jí)CML_Latch)的數(shù)據(jù)輸入電路，三極管Q21和三極管Q22關(guān)閉，數(shù)據(jù)寄存部分中三極管Q23和三極管Q24開(kāi)啟并保持住下降沿來(lái)臨前的狀態(tài)，第二級(jí)電流模邏輯鎖存器(第二級(jí)CML_Latch)的數(shù)據(jù)輸入電路的三極管Q27和三極管Q28開(kāi)啟，將第一級(jí)電流模邏輯鎖存器(第一級(jí)CML_Latch)的信號(hào)從0UTP2和0UTN2輸出；這樣就實(shí)現(xiàn)了把CLK上升沿采樣的信號(hào)在CLK的下降沿來(lái)時(shí)輸出到外部，仿真結(jié)果如圖5所示。這樣還實(shí)現(xiàn)了 CLK的下降沿和輸出信號(hào)高低電平翻轉(zhuǎn)沿對(duì)齊，即兩級(jí)CML_Latch的輸出信號(hào)只有在CLK信號(hào)的下降沿來(lái)時(shí)才會(huì)發(fā)生翻轉(zhuǎn)。
[0035]兩級(jí)CML_Latch的輸出信號(hào)又分別作為單級(jí)CML_Latch和CML_AND的輸入信號(hào)。單級(jí)CML_Latch的工作原理和兩級(jí)CML_Latch —樣，如圖2所示，當(dāng)CLK的上升沿來(lái)的時(shí)候，CLKP為高，CLKN為低，三極管Ql5開(kāi)啟，三極管Q16關(guān)閉，數(shù)據(jù)輸入電路中三極管QlI和三極管Q12工作，將輸入的信號(hào)從輸出端OUTPl和OUTNl輸出；當(dāng)CLK的下降沿來(lái)的時(shí)候，CLKP為低，CLKN為高，三極管Q15關(guān)閉，三極管Q16開(kāi)啟，數(shù)據(jù)輸入電路中三極管Qll和三極管Q12關(guān)閉，數(shù)據(jù)寄存電路的三極管Q13和三極管Q14工作，把下降沿來(lái)臨前的狀態(tài)保存下來(lái)。由于單級(jí)CML_Latch的輸入是兩級(jí)CML_Latch的輸出，并且兩個(gè)模塊的時(shí)鐘信號(hào)都是CLK信號(hào)，而且兩級(jí)CML_Latch的輸入信號(hào)只在時(shí)鐘信號(hào)CLK的下降沿翻轉(zhuǎn)，這樣在單級(jí)CML_Latch的時(shí)鐘信號(hào)CLK上升沿采樣的時(shí)候輸入沒(méi)有發(fā)生改變，反而在下降沿信號(hào)鎖存的時(shí)候輸入信號(hào)發(fā)生了翻轉(zhuǎn)，造成的結(jié)果就是單級(jí)CML_Latch的輸出比輸入延遲了半個(gè)時(shí)鐘周期。仿真結(jié)果如圖6所示，OUTPl與DPl的延遲剛好為時(shí)鐘信號(hào)CLK的半個(gè)周期。
[0036]兩級(jí)CML_Latch 的輸出 0UTP2、0UTN2 和單級(jí) CML_Latch 的輸出 OUTPl、0UTN1 通過(guò)CML_AND進(jìn)行與邏輯運(yùn)算，因?yàn)镺UTPl延遲0UTP2半個(gè)時(shí)鐘周期，進(jìn)行與邏輯之后，CML_AND輸出信號(hào)的高電平會(huì)減少半個(gè)時(shí)鐘周期，同時(shí)低電平會(huì)增加半個(gè)時(shí)鐘周期，又因?yàn)镺UTPl和0UTP2的輸出信號(hào)高電平周期剛好比低電平周期多一個(gè)時(shí)鐘周期，這樣就使輸出信號(hào)的高電平周期數(shù)與低電平周期數(shù)一樣，實(shí)現(xiàn)的占空比50%的輸出，仿真結(jié)果如圖7。
【權(quán)利要求】
1.一種占空比調(diào)整電路，其特征在于:它包括單級(jí)電流模邏輯鎖存器、兩級(jí)電流模邏輯鎖存器和電流模邏輯與門，差分時(shí)鐘CLK分別與單級(jí)電流模邏輯鎖存器和兩級(jí)電流模邏輯鎖存器的時(shí)鐘信號(hào)輸入端相連，差分信號(hào)Vin與兩級(jí)電流模邏輯鎖存器的差分信號(hào)輸入端相連，兩級(jí)電流模邏輯鎖存器的差分信號(hào)輸出端與單級(jí)電流模邏輯鎖存器的差分信號(hào)輸入端相連，電流模邏輯與門的第一輸入與單級(jí)電流模邏輯鎖存器的差分信號(hào)輸出端相連，電流模邏輯與門的第二輸入與兩級(jí)電流模邏輯鎖存器的差分信號(hào)輸出端相連。
2.根據(jù)權(quán)利要求1所述的一種占空比調(diào)整電路，其特征在于:所述的單級(jí)電流模邏輯鎖存器包括時(shí)鐘開(kāi)關(guān)電路、數(shù)據(jù)輸入電路、數(shù)據(jù)寄存電路和尾電流管M11，數(shù)據(jù)輸入電路和數(shù)據(jù)寄存電路分別通過(guò)時(shí)鐘開(kāi)關(guān)電路連接尾電流管Mll的漏極，尾電流管Mll的柵極與偏置電壓VBIAS相連，偏置電壓VBIAS為數(shù)據(jù)輸入電路和數(shù)據(jù)寄存電路提供恒定的電流，尾電流管Ml I的源極接地。
3.根據(jù)權(quán)利要求2所述的一種占空比調(diào)整電路，其特征在于:所述的時(shí)鐘開(kāi)關(guān)電路由三極管Q15和三極管Q16組成，三極管Q15和三極管Q16的基極連接一對(duì)互為差分的時(shí)鐘信號(hào)，三極管Q15的集電極與數(shù)據(jù)輸入電路相連，三極管Q16的集電極與數(shù)據(jù)寄存電路相連，三極管Q15和三極管Q16的發(fā)射極均與尾電流管Mll的漏極相連。
4.根據(jù)權(quán)利要求2所述的一種占空比調(diào)整電路，其特征在于:所述的數(shù)據(jù)輸入電路由三極管Qll和三極管Q12組成，三極管Qll和三極管Q12的基極分別連接兩級(jí)電流模邏輯鎖存器輸出的差分信號(hào)，三極管Qll和三極管Q12的發(fā)射極均與三極管Q15的集電極相連，三極管Qll和三極管Q12的集電極分別輸出互為差分的輸出信號(hào)，三極管Qll和三極管Q12的集電極還分別通過(guò)上拉電阻連接電源電壓VDD。
5.根據(jù)權(quán)利要求2所述的一種占空比調(diào)整電路，其特征在于:所述的數(shù)據(jù)寄存電路由三極管Q13和三極管Q14組成，三極管Q13和三極管Q14的發(fā)射極均與三極管Q16的集電極相連，三極管Q13的集電極與三極管Q12的集電極相連，三極管Q14的集電極與三極管Qll的集電極相連，三極管Q13和三極管Q14的集電極分別輸出互為差分的信號(hào)，三極管Q13的基極與三極管Q14的集電極相連，三極管Q14的基極與三極管Q13的集電極相連。
6.根據(jù)權(quán)利要求1所述的一種占空比調(diào)整電路，其特征在于:所述的兩級(jí)電流模邏輯鎖存器由第一級(jí)電流模邏輯鎖存器和第二級(jí)電流模邏輯鎖存器構(gòu)成，第一級(jí)電流模邏輯鎖存器輸出的數(shù)據(jù)連接第二級(jí)電流模邏輯鎖存器的數(shù)據(jù)輸入部分，通過(guò)第二級(jí)電流模邏輯鎖存器輸出信號(hào)。
7.根據(jù)權(quán)利要求1所述的一種占空比調(diào)整電路，其特征在于:所述的電流模邏輯與門包括兩對(duì)樹(shù)形連接的三極管和尾電流管M31，尾電流管M31的柵極連接偏置電壓VBIAS，偏置電壓VBIAS為兩對(duì)三極管提供恒定電流。
8.根據(jù)權(quán)利要求7所述的一種占空比調(diào)整電路，其特征在于:所述的兩對(duì)三極管由三極管Q31、三極管Q32、三極管Q33和三極管Q34組成，三極管Q31和三極管Q32的基極分別連接單級(jí)電流模邏輯鎖存器輸出的差分信號(hào)，三極管Q31和三極管Q32的發(fā)射極均與三極管Q33的集電極相連，三極管Q31和三極管Q32的集電極輸出差分信號(hào)；三極管Q33和三極管Q34的基極分別連接兩級(jí)電流模邏輯鎖存器輸出的差分信號(hào)，三極管Q34的集電極與三極管Q32的集電極相連，三極管Q33和三極管Q34的發(fā)射極均與尾電流管M31的漏極相連，尾電流管M31的柵極與偏置電壓VBIAS相連，源極接地。
【文檔編號(hào)】H03K3/017GK203554397SQ201320622979
【公開(kāi)日】2014年4月16日 申請(qǐng)日期:2013年10月10日 優(yōu)先權(quán)日:2013年10月10日
【發(fā)明者】趙鵬 申請(qǐng)人:成都國(guó)騰電子技術(shù)股份有限公司