一種高速延遲鎖相環(huán)的制作方法
【專利摘要】本實用新型涉及一種高速延遲鎖相環(huán)，包括分頻器、第一DLL延遲鏈、第二DLL延遲鏈、第一反相器以及第二反相器，分頻器的輸入端接輸入時鐘，分頻器與第一DLL延遲鏈連接，第一DLL延遲鏈與第二DLL延遲鏈之間通過第一反相器連接，第二DLL延遲鏈通過第二反相器同時與占空比校正電路DCC和時鐘組合電路的輸入端連接，DLL邏輯控制電路控制第一DLL延遲鏈和第二DLL延遲鏈，時鐘組合電路的輸出、輸入時鐘均進入DLL鑒相器的輸入端，DLL鑒相器的輸出端與DLL邏輯控制電路連接。解決了現(xiàn)有的延遲鎖相環(huán)存在高頻時鐘信號丟失的技術問題，本實用新型克服了高頻時鐘信號在延遲鏈里丟失的問題，實現(xiàn)了高速時鐘信號傳輸。
【專利說明】一種高速延遲鎖相環(huán)
【技術領域】
[0001 ] 本實用新型涉及一種高速延遲鎖相環(huán)。
【背景技術】
[0002]現(xiàn)有的延遲鎖相環(huán)結構如圖1所示，輸入時鐘信號在經(jīng)過DLL延遲鏈傳輸時有占空比失真的情況，如圖2所示，這樣就會導致以下缺陷:
[0003]1、高頻時鐘信號會丟失；
[0004]2、輸入時鐘信號的占空比很小時時鐘信號會丟失。

【發(fā)明內容】

[0005]為了解決現(xiàn)有的延遲鎖相環(huán)存在高頻時鐘信號丟失或占空比很小時時鐘信號丟失的技術問題，本實用新型提供一種高速延遲鎖相環(huán)。
[0006]本實用新型的技術解決方案為:
[0007]一種高速延遲鎖相環(huán)，包括時鐘組合電路、DLL邏輯控制電路以及DLL鑒相器，其特殊之處在于:還包括分頻器、第一DLL延遲鏈、第二DLL延遲鏈、第一反相器以及第二反相器，所述分頻器的輸入端接輸入時鐘，所述分頻器的輸出端與第一 DLL延遲鏈連接，所述第一 DLL延遲鏈與第二 DLL延遲鏈之間通過第一反相器連接，所述第二 DLL延遲鏈的輸出端通過第二反相器同時與占空比校正電路DCC和時鐘組合電路的輸入端連接，所述DLL邏輯控制電路同時控制第一 DLL延遲鏈和第二 DLL延遲鏈，時鐘組合電路輸出的輸出時鐘和輸入時鐘均進入DLL鑒相器的輸入端，所述DLL鑒相器的輸出端與DLL邏輯控制電路連接。
[0008]上述分頻器為二分分頻器。
[0009]上述第一 DLL延遲鏈和第二 DLL延遲鏈完全相同。
[0010]本實用新型所具有的優(yōu)點:
[0011]1、本實用新型增加一個分頻器，將高頻時鐘信號轉換為低頻時鐘信號，把DLL延遲鏈分成兩個完全相同的延遲鏈，第一延遲鏈的輸出時鐘經(jīng)過反相器后輸入第二延遲鏈，第二延遲鏈的輸出時鐘經(jīng)過反相器后輸入占空比校正電路DCC和時鐘組合電路，低頻時鐘信號經(jīng)過延遲鏈時不會丟失，克服了高頻時鐘信號在延遲鏈里丟失的問題，實現(xiàn)了高速時鐘信號傳輸。
[0012]2、經(jīng)過分頻器后的時鐘信號頻率是輸入時鐘的一半，占空比是50%，克服了時鐘信號占空比很小時時鐘信號丟失的問題，輸入時鐘信號的占空比對延遲鎖相環(huán)性能影響很小。
[0013]3、本實用新型降低了功耗，因為在DLL延遲鏈里的時鐘信號頻率是輸入時鐘信號
的一半。
【專利附圖】

【附圖說明】
[0014]圖1為現(xiàn)有的延遲鎖相環(huán)的結構示意圖；[0015]圖2為現(xiàn)有延遲鎖相環(huán)時鐘信號占空比失真示意圖；
[0016]圖3為本實用新型高速延遲鎖相環(huán)的結構示意圖；
[0017]圖4為延遲鎖相環(huán)存在占空比失真情況下的工作過程示意圖；
[0018]圖5為本實用新型延遲鎖相環(huán)的工作過程示意圖；
[0019]圖6為時鐘組合電路的工作過程示意圖。
【具體實施方式】
[0020]如圖3所示，一種高速延遲鎖相環(huán)，包括時鐘組合電路、DLL邏輯控制電路以及DLL鑒相器，還包括分頻器、第一 DLL延遲鏈、第二 DLL延遲鏈、第一反相器以及第二反相器，分頻器的輸入端接輸入時鐘，分頻器的輸出端與第一 DLL延遲鏈連接，第一 DLL延遲鏈與第二DLL延遲鏈之間通過第一反相器連接，第二 DLL延遲鏈的輸出端通過第二反相器同時與占空比校正電路DCC和時鐘組合電路的輸入端連接，DLL邏輯控制電路同時控制第一 DLL延遲鏈和第二 DLL延遲鏈，時鐘組合電路輸出的輸出時鐘和輸入時鐘均進入DLL鑒相器的輸入端，DLL鑒相器的輸出端與DLL邏輯控制電路連接。
[0021]增加一個分頻器，使DLL延遲鏈里的時鐘信號頻率是輸入時鐘信號的一半，把DLL延遲鏈分成兩個完全相同的延遲鏈，第一延遲鏈I的輸出時鐘經(jīng)過反相器后輸入第二延遲鏈2，第二延遲鏈2的輸出時鐘經(jīng)過反相器后輸入占空比校正電路(DCC)。時鐘信號在第一延遲鏈I里的傳輸時產(chǎn)生的占空比失真，經(jīng)過反相器后，在第二延遲鏈2里可以得到恢復，所以第二延遲鏈2的輸出時鐘是50%的占空比，沒有占空比失真。低頻時鐘信號經(jīng)過延遲鏈時不會丟失。
[0022]因為增加了一個分頻器，時鐘信號的頻率是輸入時鐘信號的一半，所以需要還原與輸入時鐘同頻的時鐘信號。由時鐘_000產(chǎn)生時鐘_000_x和時鐘_000_n ;由時鐘_180產(chǎn)生時鐘_180_x和時鐘_180_n。用這四個時鐘信號組合還原與輸入時鐘同頻率的時鐘信號。
[0023]本實用新型高速延遲鎖相工作原理:
[0024]如果經(jīng)過延遲鏈后時鐘信號占空比失真，如圖4所示，輸出時鐘的周期就不是標準的時鐘周期了。假設時鐘占空比失真為I輸出時鐘的第一個時鐘周期就會比輸入時鐘周期小I第二個時鐘周期就會比輸入時鐘周期大δ。
[0025]本實用新型的延遲鎖相環(huán)采用的延遲鏈是兩個完全相同的第一延遲鏈I和第二延遲鏈2，兩個延遲鏈有相同的占空比失真。如圖5所示，假設每個延遲鏈的占空比失真都是S，經(jīng)過第一個延遲鏈后的時鐘信號的高電平比半個時鐘周期小δ，低電平比半個時鐘周期大S。經(jīng)過反相器后的時鐘_η的高電平比半個時鐘周期大δ，低電平比半個時鐘周期小S。由于第二個延遲鏈的占空比失真，經(jīng)過第二個延遲鏈后的時鐘信號高電平就剛好是半個時鐘周期，從而保證了時鐘信號的占空比沒有失真。
[0026]DLL延遲鏈沒有占空比失真，如圖6所示:時鐘_000_χ的上升沿產(chǎn)生輸出時鐘的第一個上升沿。時鐘_180_χ的上升沿產(chǎn)生輸出時鐘的第一個下降沿。時鐘_000_η的上升沿產(chǎn)生輸出時鐘的第二個上升沿。時鐘_180_η的上升沿產(chǎn)生輸出時鐘的第二個下降沿。本實用新型的高速延遲鎖相環(huán)實現(xiàn)了時鐘_000_χ和時鐘_000_η沒有占空比失真的問題，那么就保證了輸出時鐘的每個時鐘周期都是標準的。
【權利要求】
1.一種高速延遲鎖相環(huán)，包括時鐘組合電路、DLL邏輯控制電路以及DLL鑒相器，其特征在于:還包括分頻器、第一 DLL延遲鏈、第二 DLL延遲鏈、第一反相器以及第二反相器，所述分頻器的輸入端接輸入時鐘，所述分頻器的輸出端與第一 DLL延遲鏈連接，所述第一 DLL延遲鏈與第二 DLL延遲鏈之間通過第一反相器連接，所述第二 DLL延遲鏈的輸出端通過第二反相器同時與占空比校正電路DCC和時鐘組合電路的輸入端連接，所述DLL邏輯控制電路同時控制第一 DLL延遲鏈和第二 DLL延遲鏈，時鐘組合電路輸出的輸出時鐘和輸入時鐘均進入DLL鑒相器的輸入端，所述DLL鑒相器的輸出端與DLL邏輯控制電路連接。
2.根據(jù)權利要求1所述的高速延遲鎖相環(huán)，其特征在于:所述分頻器為二分分頻器。
3.根據(jù)權利要求1或2所述的高速延遲鎖相環(huán)，其特征在于:所述第一DLL延遲鏈和第二 DLL延遲鏈完全相同。
【文檔編號】H03L7/085GK203563053SQ201320680569
【公開日】2014年4月23日 申請日期:2013年10月30日 優(yōu)先權日:2013年10月30日
【發(fā)明者】亞歷山大, 劉成 申請人:西安華芯半導體有限公司