基于神經(jīng)元mos管的差分型雙邊沿觸發(fā)器的制造方法
【專利摘要】本實用新型公開了一種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器，包括差分結(jié)構(gòu)的主觸發(fā)器1、主觸發(fā)器2和一個差分結(jié)構(gòu)的從觸發(fā)器；所述主觸發(fā)器1由構(gòu)成差分結(jié)構(gòu)的PMOS管m3和PMOS管m4，三輸入n型浮柵MOS管m1和三輸入n型浮柵MOS管m2構(gòu)成；所述主觸發(fā)器2由構(gòu)成差分結(jié)構(gòu)的PMOS管m7和PMOS管m8，三輸入n型浮柵MOS管m5和三輸入n型浮柵MOS管m6構(gòu)成；所述從觸發(fā)器由構(gòu)成差分結(jié)構(gòu)的PMOS管m9和PMOS管m10，三輸入n型浮柵MOS管m11，三輸入n型浮柵MOS管m12，三輸入n型浮柵MOS管m13和三輸入n型浮柵MOS管m14，反相器INV1和反相器INV2構(gòu)成。本實用新型的有益效果是：具有互補輸出、低功耗、簡單的結(jié)構(gòu)等優(yōu)點，簡化了下拉網(wǎng)絡(luò)結(jié)構(gòu)，從而進一步減小了電路的功耗。
【專利說明】基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種差分型雙邊沿觸發(fā)器，更具體說，它涉及一種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器。
【背景技術(shù)】
[0002]觸發(fā)器是數(shù)字集成電路中基本的構(gòu)件，它們決定著包括功耗、延遲、面積、可靠性等電路的性能。在所有的觸發(fā)器中，差分結(jié)構(gòu)的觸發(fā)器由于具有互補輸出、低功耗、簡單的結(jié)構(gòu)等優(yōu)點，因此應(yīng)用比較廣泛。差分觸發(fā)器能夠起到放大器的作用，因此它們能夠在低擺幅電壓信號下很好的工作。它們還能夠在觸發(fā)器中建立各種邏輯功能來降低測序開銷。
[0003]雙邊沿觸發(fā)器在時鐘信號上升邊沿和下降邊沿都能夠?qū)斎胄盘柸?，從而更新輸出狀態(tài)。因此，在保持原有數(shù)據(jù)處理頻率的條件下，使用雙邊沿觸發(fā)器可以使時鐘信號的頻率減半，從而減少了時鐘網(wǎng)絡(luò)的動態(tài)功耗。但現(xiàn)有技術(shù)的雙邊沿觸發(fā)器電路結(jié)構(gòu)復雜，功耗不理想，功能不靈活。
【發(fā)明內(nèi)容】
[0004]本實用新型的目的是克服現(xiàn)有技術(shù)中的不足，提供一種結(jié)構(gòu)合理，功耗低，控制靈活的基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器。
[0005]這種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器，包括差分結(jié)構(gòu)的主觸發(fā)器I、主觸發(fā)器2和一個差分結(jié)構(gòu)的從觸發(fā)器；所述主觸發(fā)器I由構(gòu)成差分結(jié)構(gòu)的PMOS管m3和PMOS管m4，三輸入η型浮柵MOS管ml和三輸入η型浮柵MOS管m2構(gòu)成；所述主觸發(fā)器2由構(gòu)成差分結(jié)構(gòu)的PMO S管m7和PMOS管m8，三輸入η型浮柵MOS管m5和三輸入η型浮柵MOS管m6構(gòu)成；所述從觸發(fā)器由構(gòu)成差分結(jié)構(gòu)的PMOS管m9和PMOS管mlO，三輸入η型浮柵MOS管ml I，三輸入η型浮柵MOS管ml2，三輸入η型浮柵MOS管ml3和三輸入η型浮柵MOS管ml4,反相器INVl和反相器INV2構(gòu)成；
[0006]所述PMOS管m3、m4、m7、m8、m9和mlO的源級接工作電壓VDD，所述三輸入η型浮柵MOS管ml、m2、m5、m6的源級和一個輸入端都接地，所述三輸入η型浮柵MOS管mll、ml2、ml3、ml4的源級接地；
[0007]所述主觸發(fā)器I中構(gòu)成差分結(jié)構(gòu)的兩個PMOS管m3和m4的漏極分別與兩個三輸入η型浮柵MOS管ml和m2的漏極連接，并且產(chǎn)生主觸發(fā)器I的輸出忑和xl ;所述主觸發(fā)器2中構(gòu)成差分結(jié)構(gòu)的兩個PMOS管m7和m8的漏極分別與兩個三輸入η型浮柵MOS管m5和m6的漏極連接，并且產(chǎn)生主觸發(fā)器2的輸出萬和x2 ;
[0008]所述主觸發(fā)器I的輸出xl和TI分別連接從觸發(fā)器中的三輸入η型浮柵MOS管mil
和ml4的一個輸入端,所述主觸發(fā)器2的輸出x2和ι2分別連接從觸發(fā)器中的三輸入η型浮柵MOS管ml2和ml3的一個輸入端；
[0009]所述從觸發(fā)器中構(gòu)成差分結(jié)構(gòu)的兩個PMOS管m9和mlO的漏極分別與兩個三輸入1信號上升邊沿和下降邊沿都能夠?qū)斎胄臝的動態(tài)功耗。異步置位和異步清零端的加
I號和電容模型；
I接電路；
1路的瞬態(tài)功能仿真特性圖，橫坐標為時間，
敝進一步描述。雖然本實用新型將結(jié)合較養(yǎng)型限制在所述實施例中。相反，本實用新匕用新型的范圍內(nèi)的替換物、改進型和等同電荷守恒定律，由上式可得:
【權(quán)利要求】
1.一種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器，其特征在于：包括差分結(jié)構(gòu)的主觸發(fā)器I、主觸發(fā)器2和一個差分結(jié)構(gòu)的從觸發(fā)器；所述主觸發(fā)器I由構(gòu)成差分結(jié)構(gòu)的PMOS管m3和PMOS管m4，三輸入η型浮柵MOS管ml和三輸入η型浮柵MOS管m2構(gòu)成；所述主觸發(fā)器2由構(gòu)成差分結(jié)構(gòu)的PMOS管m7和PMOS管m8，三輸入η型浮柵MOS管m5和三輸入η型浮柵MOS管m6構(gòu)成；所述從觸發(fā)器由構(gòu)成差分結(jié)構(gòu)的PMOS管m9和PMOS管mlO，三輸入η型浮柵MOS管mil，三輸入η型浮柵MOS管ml2，三輸入η型浮柵MOS管ml3和三輸入η型浮柵MOS管ml4，反相器INVl和反相器INV2構(gòu)成； 所述PMOS管m3、m4、m7、m8、m9和mlO的源級接工作電壓VDD，所述三輸入η型浮柵MOS管ml、m2、m5、m6的源級和一個輸入端都接地，所述三輸入η型浮柵MOS管mil、ml2、ml3、ml4的源級接地； 所述主觸發(fā)器I中構(gòu)成差分結(jié)構(gòu)的兩個PMOS管m3和m4的漏極分別與兩個三輸入η型浮柵MOS管ml和m2的漏極連接，并且產(chǎn)生主觸發(fā)器I的輸出--和xl ;所述主觸發(fā)器2中構(gòu)成差分結(jié)構(gòu)的兩個PMOS管m7和m8的漏極分別與兩個三輸入η型浮柵MOS管m5和m6的漏極連接，并且產(chǎn)生主觸發(fā)器2的輸出3和x2 ; 所述主觸發(fā)器I的輸出xl和萬分別連接從觸發(fā)器中的三輸入η型浮柵MOS管ml I和ml4的一個輸入端，所述主觸發(fā)器2的輸出x2和j分別連接從觸發(fā)器中的三輸入η型浮柵MOS管ml2和ml3的一個輸入端； 所述從觸發(fā)器中構(gòu)成差分結(jié)構(gòu)的兩個PMOS管m9和mlO的漏極分別與兩個三輸入η型浮柵MOS管mil和ml2、ml3和ml4的漏極連接，并通過兩個反相器INVl和INV2連接到輸出端； 在Clk上升沿時，所述主觸發(fā)器I的輸出Xl和TT通過mil和ml4傳輸?shù)捷敵?，所述主觸發(fā)器2的輸出x2和2受輸入D決定；在elk下降沿時，所述主觸發(fā)器2的輸出x2和Τ?通過ml2和ml3傳輸?shù)捷敵觯鲋饔|發(fā)器I的輸出xl和^受輸入D決定，S和R分別實現(xiàn)觸發(fā)器的異步置位和異步清零功能。
【文檔編號】H03K3/012GK203632630SQ201320793759
【公開日】2014年6月4日 申請日期:2013年12月4日 優(yōu)先權(quán)日:2013年12月4日
【發(fā)明者】杭國強, 胡曉慧, 楊旸, 章丹艷, 周選昌, 尤肖虎 申請人:浙江大學城市學院