基于數(shù)字接收機(jī)中adc動態(tài)采樣電路的制作方法
【專利摘要】本實用新型公開了一種基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路，包括ADC芯片和信號處理器，所述ADC芯片與所述信號處理器連接，ADC芯片向信號處理器傳輸動態(tài)ADC采樣數(shù)據(jù)；所述的信號處理器與所述ADC芯片輸入端連接，信號處理器向ADC芯片輸出低頻噪聲信號，所述信號處理器與所述ADC芯片輸入端之間耦合一個濾波器。本實用新型在ADC的信號輸入中疊加一個隨機(jī)的低頻信號，且不會新產(chǎn)生出測量帶寬以內(nèi)的信號。所述電路簡化了電路的復(fù)雜程度，減少了調(diào)試難度，提高可靠性；提高了SFDR指標(biāo)，能提高12個dB的動態(tài)。
【專利說明】基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種數(shù)字下變頻系統(tǒng)ADC采樣電路，具體涉及一種基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路。
【背景技術(shù)】
[0002]ADC是一種芯片類別，這類芯片都能完成模擬信號向數(shù)字信號的轉(zhuǎn)化的功能。ADC是模數(shù)單向轉(zhuǎn)換，如果想數(shù)模轉(zhuǎn)換就得使用DAC芯片。數(shù)字接收機(jī)是一種通過模擬數(shù)字轉(zhuǎn)換器對信號進(jìn)行數(shù)字化后使用數(shù)字信號處理技術(shù)實現(xiàn)變頻，濾波，解調(diào)等信號處理過程的接收機(jī)。利用FPGA可實現(xiàn)移位寄存器網(wǎng)絡(luò)以產(chǎn)生偽隨機(jī)碼信號，并實現(xiàn)邏輯控制和時鐘分配等功能。對于FPGA輸出的TTL信號，其處理方法有兩種:一種是直接送至運放進(jìn)行信號調(diào)理輸出；另外一種是將TTL經(jīng)過D / A轉(zhuǎn)換及信號調(diào)理后再輸出。經(jīng)過分析與實際測試，由于FPGA輸出的信號相位抖動較為嚴(yán)重，甚至?xí)斐尚盘栠呇夭环€(wěn)，而且存在著嚴(yán)重的寄生信號，因而輸出的偽碼質(zhì)量較差；而如果經(jīng)過D/A轉(zhuǎn)換后再進(jìn)行調(diào)理輸出，這種影響會得到削弱，信號質(zhì)量會得到提高，因此第二種方法更為可取，在實際應(yīng)用中，筆者就選擇該方法進(jìn)行電路設(shè)計，并選擇差分電流輸出型D/A經(jīng)過MAX4145放大后直接輸出。
[0003]基于MAX4145的偽隨機(jī)碼產(chǎn)生電路原理。該偽隨機(jī)碼產(chǎn)生電路在工作時，系統(tǒng)可以通過并口將偽碼數(shù)據(jù)分配給FPGA，也可由FPGA自主產(chǎn)生偽碼信號，同時由FPGA完成信號處理、時鐘分配、碼同步產(chǎn)生以及波形存儲等功能。MAX4145的作用主要是完成差分到單端輸出的轉(zhuǎn)換和放大。DSP是digital signal processor的簡稱，即數(shù)字信號處理器,它是集成專用計算機(jī)的一種芯片。FPGA (Field — Programmable Gate Array),即現(xiàn)場可編程門陣列，其編程后，具備高速數(shù)字信號處理功能。數(shù)字下變頻系統(tǒng)采用的ADC芯片一般工作頻率和量化位數(shù)都較高，通常是100M的采樣率，16位的量化位數(shù)，一般采用多級量化實現(xiàn)，容易出現(xiàn)級間非線性誤差而產(chǎn)生假信號，影響動態(tài)。改善其無雜散動態(tài)范圍(SFDR)指標(biāo)的一個有效方法是在ADC模擬信號輸入端疊加一定幅度的隨機(jī)噪聲,使得非線性誤差隨機(jī)化。現(xiàn)有的電路是采用噪聲二級管產(chǎn)生噪聲，再經(jīng)過兩至三級可調(diào)放大器來放大，并通過濾波及合成電路疊加到ADC模擬輸入端。噪聲二極管需要15V以上的高壓驅(qū)動，而數(shù)字下變頻系統(tǒng)一般工作電路電壓均在5V以下，需要專門的升壓電路。另外可調(diào)放大器也屬于有源電路，整個電路很復(fù)雜，多級串聯(lián)增益過大容易出現(xiàn)自激等故障，且產(chǎn)生多余的干擾信號，非但沒有提高ADC的測量動態(tài)范圍，反而降低其測量動態(tài)范圍。
實用新型內(nèi)容
[0004]本實用新型克服了現(xiàn)有技術(shù)的不足，提供一種新型的基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路。該電路在ADC的信號輸入中疊加一個隨機(jī)的低頻信號，但又不會新產(chǎn)生出測量帶寬以內(nèi)的信號。
[0005]為解決上述的技術(shù)問題，本實用新型采用以下技術(shù)方案:
[0006]—種基于數(shù)字接收機(jī)中ADC動態(tài)米樣電路,包括ADC芯片和信號處理器，所述ADC芯片與所述信號處理器連接，ADC芯片向信號處理器傳輸動態(tài)ADC采樣數(shù)據(jù)；所述的信號處理器與所述ADC芯片輸入端連接，信號處理器向ADC芯片輸出低頻噪聲信號，所述信號處理器與所述ADC芯片輸入端之間耦合一個濾波器。
[0007]更進(jìn)一步的技術(shù)方案是濾波器是RC濾波器。
[0008]更進(jìn)一步的技術(shù)方案是信號處理器是FPGA或DSP。
[0009]更進(jìn)一步的技術(shù)方案是濾波器中元器件是無源元器件。
[0010]與現(xiàn)有技術(shù)相比，本實用新型的有益效果是:本實用新型在ADC的信號輸入中疊加一個隨機(jī)的低頻信號，且不會新產(chǎn)生出測量帶寬以內(nèi)的信號。簡化了電路的復(fù)雜程度，減少了調(diào)試難度，提聞可罪性；提聞了 SFDR指標(biāo),能提聞12個dB的動態(tài)。
【專利附圖】

【附圖說明】
[0011]圖1為本實用新型一個實施例的原理框圖。
【具體實施方式】
[0012]下面結(jié)合附圖對本實用新型作進(jìn)一步闡述。
[0013]如圖1所示，圖1示出了本實用新型一個實施例的實現(xiàn)框圖。本實施例基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路，包括ADC芯片I和信號處理器，優(yōu)選的實施方案是，本實施例中信號處理器可以是FPGA或DSP，具體的實施方案是，本實施例中信號處理器是FPGA，ADC芯片的輸出端與FPGA2連接，ADC芯片向FPGA傳輸其采集的動態(tài)ADC采樣數(shù)據(jù)；作為優(yōu)選的實施方案，本實施例中FPGA產(chǎn)生一個幅度較強(qiáng)且恒定的寬帶噪聲，即在ADC的輸入端直接疊加一個低頻噪聲信號，具體的是FPGA產(chǎn)生一個偽隨機(jī)TTL電平序列，偽隨機(jī)TTL電平序列，可以是由0101001等構(gòu)成的偽隨機(jī)數(shù)，同時由FPGA完成信號處理、時鐘分配、碼同步產(chǎn)生以及波形存儲等功能。優(yōu)選的實施方案是，信號處理器與所述ADC芯片輸入端之間耦合一個濾波器。優(yōu)選的是，本實施例中濾波器是RC濾波器3，即阻容濾波器；阻容濾波器設(shè)置成一個簡單的阻容濾波器即可。作為優(yōu)選的實施方案，本實施例中阻容濾波器中的元器件全部是無源元器件。本實施例提高了 SFDR指標(biāo)，能提高12個dB的動態(tài)。
[0014]在本說明書中所談到的“一個實施例”、“另一個實施例”、“實施例”、等，指的是結(jié)合該實施例描述的具體特征、結(jié)構(gòu)或者特點包括在本申請概括性描述的至少一個實施例中。在說明書中多個地方出現(xiàn)同種表述不是一定指的是同一個實施例。進(jìn)一步來說，結(jié)合任一個實施例描述一個具體特征、結(jié)構(gòu)或者特點時，所要主張的是結(jié)合其他實施例來實現(xiàn)這種特征、結(jié)構(gòu)或者特點也落在本實用新型的范圍內(nèi)。
[0015]盡管這里參照實用新型的多個解釋性實施例對本實用新型進(jìn)行了描述，但是，應(yīng)該理解，本領(lǐng)域技術(shù)人員可以設(shè)計出很多其他的修改和實施方式，這些修改和實施方式將落在本申請公開的原則范圍和精神之內(nèi)。更具體地說，在本申請公開、附圖和權(quán)利要求的范圍內(nèi)，可以對主題組合布局的組成部件和/或布局進(jìn)行多種變型和改進(jìn)。除了對組成部件和/或布局進(jìn)行的變型和改進(jìn)外，對于本領(lǐng)域技術(shù)人員來說，其他的用途也將是明顯的。
【權(quán)利要求】
1.一種基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路，包括ADC芯片和信號處理器，所述ADC芯片與所述信號處理器連接，ADC芯片向信號處理器傳輸動態(tài)ADC采樣數(shù)據(jù)；其特征在于:所述的信號處理器與所述ADC芯片輸入端連接，信號處理器向ADC芯片輸出低頻噪聲信號，所述信號處理器與所述ADC芯片輸入端之間耦合一個濾波器。
2.根據(jù)權(quán)利要求1所述的基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路，其特征在于所述的濾波器是RC濾波器。
3.根據(jù)權(quán)利要求1所述的基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路，其特征在于所述的信號處理器是FPGA或DSP。
4.根據(jù)權(quán)利要求1所述的基于數(shù)字接收機(jī)中ADC動態(tài)采樣電路，其特征在于所述的濾波器中元器件是無源元器件。
【文檔編號】H03M1/54GK203722610SQ201320892642
【公開日】2014年7月16日 申請日期:2013年12月31日 優(yōu)先權(quán)日:2013年12月31日
【發(fā)明者】付國財, 楊俊勇, 朱旭東 申請人:成都華日通訊技術(shù)有限公司