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Eprom單元的制作方法

文檔序號:7544693閱讀:279來源:國知局
Eprom單元的制作方法
【專利摘要】本發(fā)明涉及一種寄存器單元,所述寄存器單元包括:一個輸出節(jié)點(OUT);至少兩個電源節(jié)點(VP、GND);第一閃速晶體管(1201)和第二閃速晶體管(1202);其中所述寄存器單元被構(gòu)造成,使得隨著所述閃速晶體管中的至少一個中存儲的值的變化,所述電源節(jié)點中的至少一個可驅(qū)動所述輸出節(jié)點。本發(fā)明還涉及一種包括所述寄存器單元的FPGA。
【專利說明】EPROM單元
[0001]在眾多電子應用中,通常必須提供能夠以適當電壓和/或電流驅(qū)動負載的寄存器單元。對于FPGA應用,尤其是這種情況,在FPGA應用中,用于設置FPGA的行為的寄存器單元提供在最終驅(qū)動FPGA的輸出負載之前可經(jīng)過多個旁柵(pass gate)的信號。因此,需要具有適當驅(qū)動電壓和/或電流的寄存器單元。
[0002]通常這避免了對于FPGA應用使用閃速寄存器單元。特別地,已知閃速寄存器單元具有高阻抗并因此具有低驅(qū)動電壓和/或電流。
[0003]本發(fā)明通過提供能夠為諸如FPGA設置的應用提供適當驅(qū)動電流和/或電壓的寄存器單元來解決這個問題。
[0004]特別地,本申請的實施方式可涉及一種寄存器單元,所述寄存器單元包括:一個輸出節(jié)點;至少兩個電源節(jié)點;第一閃速晶體管和第二閃速晶體管;其中,寄存器單元可被構(gòu)造成,使得隨著至少一個閃速晶體管中存儲的值的變化,至少一個電源節(jié)點可驅(qū)動輸出節(jié)點。
[0005]這提供了以由電源節(jié)點提供且由閃速晶體管控制的電流和電壓驅(qū)動寄存器單元的輸出的有益優(yōu)點。以此方式,閃速晶體管可保持存儲在寄存器單元中的值,而寄存器單元輸出的實際驅(qū)動電流不是直接由閃速晶體管提供,而是間接通過電源節(jié)點提供的。以此方式,可確保寄存器單元輸出處的適當電流和/或電壓驅(qū)動能力。
[0006]在有利的實施方式中,第一閃速晶體管可連接在第一電源節(jié)點和所述輸出節(jié)點之間,所述第二閃速晶體管可連接在第二電源節(jié)點和所述輸出節(jié)點之間,所述寄存器單元可被構(gòu)造成,使得流進和/或流出所述輸出節(jié)點的電流流過所述閃速晶體管中的至少一個。
[0007]這提供了以下有益優(yōu)點:以簡單且有效方式控制從電源節(jié)點到寄存器單元的輸出的電流流動,從而減少必要組件的數(shù)量。
[0008]在有利的實施方式中,所述第一閃速晶體管可通過第一晶體管與所述第一電源節(jié)點分開并且通過第二晶體管與所述第二電源節(jié)點分開,所述第二閃速晶體管可通過第三晶體管與所述第二電源節(jié)點分開,其中所述寄存器單元可被構(gòu)造成,使得通過控制所述第一晶體管和/或所述第二晶體管和/或所述第三晶體管將所述閃速晶體管編程。
[0009]這提供了以下有益優(yōu)點:允許使用與用于驅(qū)動寄存器單元的輸出相同的電流路徑將閃速晶體管編程,從而減少將寄存器單元編程所需的組件的數(shù)量。
[0010]在有利的實施方式中,可通過使編程電流經(jīng)由所述第二晶體管流過所述第一閃速晶體管,將所述第一閃速晶體管編程,和/或可通過使編程電流經(jīng)由所述第三晶體管流過所述第二閃速晶體管,將所述第二閃速晶體管編程。
[0011]這提供了以下有益優(yōu)點:允許只使用三個附加晶體管將兩個閃速晶體管編程。
[0012]在有利的實施方式中,所述寄存器單元還可包括第四晶體管并且所述寄存器單元可被構(gòu)造成使得所述編程電流進一步流過所述第四晶體管。
[0013]這提供了以下有益優(yōu)點:允許在編程模式期間電流流出寄存器單元的路徑,而不使用連接到輸出節(jié)點的路徑。
[0014]此外,本發(fā)明可涉及一種包括多個旁柵和多個根據(jù)之前權(quán)利要求中的任一項所述的寄存器單元的FPGA。
[0015]這提供了以下有益優(yōu)點:實現(xiàn)了緊湊和規(guī)則的FPGA構(gòu)造,其中,旁柵和FPGA的輸出可被寄存器單元直接驅(qū)動,而不需要附加的信號中繼器。
[0016]下文中,將使用有利的實施方式并參照附圖用示例的方式更詳細地描述本發(fā)明。所描述的實施方式只是如下的可能構(gòu)造:如上所述,可以彼此獨立地實現(xiàn)單個特征或者可以省略單個特征。用相同的參考標號提供附圖中示出的相同的元件??梢允÷耘c不同附圖中示出的相同元件相關(guān)的部分描述。在附圖中:
[0017]圖1示意性示出根據(jù)本發(fā)明的實施方式的寄存器單元;
[0018]圖2A示意性示出根據(jù)本發(fā)明的實施方式的圖1中的寄存器單元的外部連接;
[0019]圖2B示意性示出根據(jù)本發(fā)明的實施方式的多個寄存器單元的連接;
[0020]圖3示意性示出根據(jù)本發(fā)明的實施方式的使用圖1的寄存器單元的查找表的架構(gòu)。
[0021]圖1示意性示出根據(jù)本發(fā)明的實施方式的寄存器單元1000。寄存器單元1000包括晶體管1101-1105以及閃速晶體管1201和1202。晶體管1101-1105可以是例如高壓晶體管。特別地,它們能夠操縱1V至20V范圍內(nèi)(優(yōu)選地,15V)的電壓。此外,可通過任何多柵晶體管技術(shù)(諸如,背柵在埋入氧化層下方的SOI上的FETJP /或鰭式場效應晶體管、和/或三柵FET等)來實現(xiàn)晶體管1101-1105、1201-1202中的任一個。
[0022]更具體地,晶體管1101是其源極連接到電源節(jié)點VP的P-MOS型晶體管。晶體管1102是其源極連接到電源節(jié)點GND的N-MOS晶體管。兩個晶體管1101和1102的柵極連接到信號DATA。兩個晶體管1101和1102的漏極連接到公共節(jié)點1301,公共節(jié)點1301本身連接到閃速晶體管1201的漏極/源極。
[0023]施加到電源節(jié)點VP的電壓電平高于施加到電源節(jié)點GND的電壓電平。節(jié)點VP和GND之間的電壓差可取決于寄存器單元1000執(zhí)行的操作,如隨后將描述的。
[0024]類似地,晶體管1103是其源極連接到電源節(jié)點VP的P-MOS型晶體管。晶體管1104是其源極連接到電源節(jié)點GND的N-MOS晶體管。兩個晶體管1103和1104的柵極連接到信號DATA’。在寄存器單元1000操作期間,信號DATA’常常與信號DATA的取反形式關(guān)聯(lián)。兩個晶體管1103和1104的漏極連接到公共節(jié)點1302,公共節(jié)點1302本身連接到閃速晶體管1202的漏極/源極。
[0025]晶體管1105是NMOS型晶體管并且其柵極連接到信號RD’,其源極連接到電源節(jié)點GND并且其漏極連接到節(jié)點1303,節(jié)點1303本身連接到這兩個閃速晶體管1201和1202的漏極/源極。
[0026]盡管在這個特別的實施方式中,NMOS晶體管用于晶體管1105,但本發(fā)明不限于此,這可通過替代地使用PMOS晶體管或用于將電源節(jié)點GND連接到節(jié)點1303的任何方式實現(xiàn)。
[0027]最終,兩個閃速晶體管1201和1202的柵極連接到與信號SEL連接的公共節(jié)點1304,而公共節(jié)點1303連接到寄存器單元1000的輸出OUT。
[0028]在下文中,將針對編程模式、擦除操作、保持模式和讀取模式示出寄存器單元1000的行為。
[0029]在編程模式下,對于將I或O編程到寄存器單元1000,節(jié)點VP和GND之間的電壓差被設置成范圍可在1V至20V內(nèi)(優(yōu)選地,15V)的值VPP。針對擦除操作,使用相同的值。然而,本發(fā)明不限于此并且可替代地使用不同值。
[0030]為了在寄存器單元1000中設置數(shù)字值1,信號被設置為:
[0031]-DATA=高
[0032]-DATA,=低
[0033]-SEL = HV
[0034]-RD,=高
[0035]這里,采用的術(shù)語“高”和“低”的含義分別是:就NMOS晶體管而言,“高得足以”導通晶體管并且“低得足以”截止晶體管。對于PMOS晶體管而言,情況相反。
[0036]術(shù)語HV意思是,通過將電荷存儲在浮置柵中,當電流正流過晶體管時高得足以允許將閃速晶體管編程的電壓電平。
[0037]通過使用這個信號組合,晶體管1102和1103導通(即,導電),而晶體管1101和1104截止(S卩,不導電)。這意味著,節(jié)點1301被設置成與施加到節(jié)點GND的電壓對應的電壓值,而節(jié)點1302被設置成與施加到節(jié)點VP的電壓對應的電壓值。此外,由于RD’被設置成高,因此晶體管1105導通,從而將節(jié)點1303連接到節(jié)點GND。
[0038]同時,通過將SEL信號設置成電壓值HV,閃速晶體管1201和1202都導通,S卩,導電,并且處于可通過將電荷存儲到浮置柵中將閃速晶體管1201和1202編程的狀態(tài)。
[0039]以此方式,可以改變閃速晶體管1202的閾值電壓。特別地,由于節(jié)點1301和1303都處于相同電壓電平,因此沒有電流將流過閃速晶體管1201。然而,由于節(jié)點1302和1303分別連接到VP和GND,因此電流將流過閃速晶體管1202。選擇電壓電平,以便形成被捕獲在閃速晶體管1202的浮置柵中的熱電子。以此方式,由于存儲電荷的累積,導致閃速晶體管1202的閾值電壓下降。
[0040]通過這樣,晶體管1202的閾值電壓降低。以這種方式,假設兩個閃速晶體管1201和1202的原始閾值電壓處于較高值,將值I記錄在寄存器單元1000中。
[0041]在下文中,將描述設置對應于O的數(shù)字值。為了在寄存器單元1000中設置數(shù)字值0,信號被設置為:
[0042]-DATA =低
[0043]-DATA’ =高
[0044]-SEL = HV
[0045]-RD,=高
[0046]因此,晶體管1101和1104導通(即,導電),而晶體管1102和1103截止(S卩,不導電)。這意味著,節(jié)點1301被設置成與施加到節(jié)點VP的電壓對應的電壓值,而節(jié)點1302被設置成與施加到節(jié)點GND的電壓對應的電壓值。
[0047]此外,由于RD’被設置成高,因此晶體管1105導通,從而將節(jié)點1303連接到節(jié)點GND。
[0048]因SEL信號處于電壓值HV,閃速晶體管1201和1202都導通(B卩,導電)。以此方式,可以改變閃速晶體管1201的閾值電壓。
[0049]特別地,與相對于I的設置對稱地,由于節(jié)點1302和1303都處于相同電壓電平GND,因此沒有電流將流過閃速晶體管1202。然而,由于節(jié)點1301和1303被分別設置成施加到節(jié)點VP的電壓和施加到節(jié)點GND的電壓,因此電流將流過閃速晶體管1201。選擇電壓電平,以便形成被捕獲在閃速晶體管1201的浮置柵中的熱電子。以此方式,由于存儲電荷累積在其浮置柵中,導致閃速晶體管1201的閾值電壓下降。
[0050]通過這樣,晶體管1201的閾值電壓降低,使得在讀操作期間其將導通(即,導電)。以這種方式,假設兩個閃速晶體管的原始閾值電壓處于較高值,將值O記錄在寄存器單元1000 中。
[0051]盡管通過憑借降低兩個晶體管中的一個的閾值電壓設置值I和/或O來描述這個實施方式,本發(fā)明不限于此。另選地,或另外地,可通過增大這兩個晶體管中的一個的閾值電壓來設置這個值。
[0052]為了擦除存儲在寄存器單元1000中的值,信號被設置為:
[0053]-DATA =高
[0054]-DATA’ =高
[0055]-SEL = -HV
[0056]-RD,=高
[0057]以此方式,節(jié)點1301、1302和1303被設置成與施加到節(jié)點GND的電壓相等的電壓電平。通過對SEL信號施加負電壓-HV,擦除存儲在閃速晶體管1201和1202的浮置柵中的值。
[0058]特別地,SEL信號的負幅值高得足以讓存儲的電子因隧穿而通過柵極,從而將兩個閃速晶體管1201和1202的原始較高閾值恢復到其原始電平。
[0059]盡管在本實施方式中描述了值-HV,但用于擦除過程的信號SEL的值不需要相對于用于將寄存器單元編程的值+HV對稱。特別地,可向信號SEL施加低得足以刪除存儲在閃速晶體管1201和1202中的值從而將它們重設成閾值電壓的開始較高電平的任何電壓。
[0060]在下文中,將描述保持過程。在保持模式以及讀取I或O的讀取模式下,節(jié)點VP和GND之間的電壓差被設置成值VHH。
[0061]當為了驅(qū)動用多柵晶體管實現(xiàn)的查找表(諸如,在法國專利申請FR1252002中描述的多柵晶體管)而使用寄存器單元時,VHH可以是在例如實現(xiàn)查找表的旁柵的多柵晶體管的標稱VDD值的大致一倍至兩倍的范圍內(nèi)。例如,在鰭式場效應晶體管用于實現(xiàn)旁柵的情況下,與鰭式場效應晶體管的VDD對應的VHH值足夠了。就FDSOI而言,可需要較高電壓補償晶體管的電勢不對稱。
[0062]為了將寄存器單元設置成保持模式,信號被設置為:
[0063]-DATA =高
[0064]-DATA,=低
[0065]-SEL =低
[0066]-RD,=低
[0067]通過將SEL設置成低值(例如,0V),閃速晶體管1201和1202都被阻斷(S卩,不導電),而與存儲在寄存器單元1000中的值無關(guān)。換句話講,用于SEL的值低使得,即使閃速晶體管1201或1202中的一個具有降低的閾值電壓,在將I或O存儲在寄存器單元中之后,晶體管1201或1202也將不再導電。
[0068]以此方式,輸出節(jié)點OUT將是浮置的并且保持存儲在寄存器單元1000中的值。
[0069]盡管信號DATA和DATA’已被描述為被分別設置成高和低,但本發(fā)明不限于此,例如還可通過將DATA和DATA’分別設置成低和高來實現(xiàn)本發(fā)明。更一般地,信號DATA和DATA’在保持模式期間可以根本無需被驅(qū)動而是可以保持浮置。另選地或者另外地,在寄存器單元1000用于在保持模式期間丟棄寄存器單元的輸出OUT的應用的情況下,例如,如果在讀取操作期間寄存器單元的輸出只連接到其它節(jié)點,則也可將信號RD’設置成任何值和/或保持浮置。
[0070]另選地,或者另外地,信號RD’可被用于在保持期間實現(xiàn)輸出節(jié)點OUT上的穩(wěn)定值。例如,通過將信號RD’設置成高值,晶體管1105將導通(S卩,導電),在保持模式期間輸出節(jié)點OUT將被穩(wěn)定設置成值GND。
[0071 ] 對于保持和讀取二者而言,節(jié)點VP和GND之間的電壓差已經(jīng)被定義為被設置成值VHH,但本發(fā)明不限于此。在保持和讀取時使用公共值VHH的優(yōu)點在于以下事實:一旦已將寄存器單元編程,例如,在特定初始化過程期間,寄存器單元1000就可隨后以對應于VHH的節(jié)點VP的單個電源電壓值進行操作。然而,如果需要,可在這兩個過程中可使用不同的電壓差。
[0072]另外,另選地,或另外地,在保持模式期間,VP和GND之間的電壓差可被設置成任何值,因為兩個閃速晶體管1201和1202不導電。
[0073]在下文中,將描述讀取操作。為了讀取存儲在寄存器單元1000中的數(shù)字值,信號被設置為:
[0074]-DATA =高
[0075]-DATA’ =低
[0076]-SEL = Vread
[0077]-RD’ =低
[0078]因此,晶體管1102和1103導通(即,導電),而晶體管1101和1104截止(S卩,不導電)。這意味著,節(jié)點1301被設置成與施加到節(jié)點GND的電壓對應的電壓值,而節(jié)點1302被設置成與施加到節(jié)點VP的電壓對應的電壓值。
[0079]施加到SEL信號上的電壓被設置成值Vread,值Vread高得足以當通過在寄存器單元1000中設置值I或O而降低閃速晶體管1201和/或1202的電壓閾值時使閃速晶體管1201和/或1202導通,但低得足以當晶體管1201或1202的閾值被設置成較高原始值時避免使晶體管1201或1202導通。
[0080]因此,在已將I存儲在寄存器單元1000中的情況下,閃速晶體管1202具有降低的閾值電壓,而閃速晶體管1201具有標準的較高閾值電壓。通過在SEL節(jié)點上施加Vread電壓電勢,使閃速晶體管1202導通,使得節(jié)點1302和1303連接。以此方式,由于晶體管的基板效應,導致輸出節(jié)點被升至電壓電平VHH’,電壓電平VHH’可不同于施加在節(jié)點VP的電壓VHH。以此方式,在輸出節(jié)點OUT出現(xiàn)存儲的值I。
[0081]類似地,當值O已被存儲在寄存器單元1000中時,閃速晶體管1201具有降低的閾值電壓,而閃速晶體管1202具有標準的較高閾值電壓。通過在SEL節(jié)點上施加Vread電壓電勢,使閃速晶體管1201導通,使得節(jié)點1301和1303連接。以此方式,輸出節(jié)點被施加到節(jié)點GND的電壓電平驅(qū)動,從而在輸出節(jié)點OUT出現(xiàn)存儲的值O。
[0082]這是有利的,因為輸出節(jié)點OUT沒有被存儲在閃速晶體管1201和/或1202中的值直接驅(qū)動,而是通過使用節(jié)點GND和VP處可用的電源電壓間接通過這個存儲的值驅(qū)動。以此方式,不必通過感測放大器放大閃速晶體管提供的輸出電壓。相反地,可直接得到強信號,所述強信號具有所需的電流和/或電壓特性,是通過施加在節(jié)點GND和VP的電源電壓提供的。
[0083]因此,可成功使用寄存器單元1000驅(qū)動需要不能由閃速晶體管1201和1202本身產(chǎn)生的電壓和/或電流水平的應用。特別地,這使得寄存器單元適于用于FPGA應用,在FPGA應用中,在輸出節(jié)點OUT上提供的信號可能必須交叉多個旁柵并且仍然足夠強得驅(qū)動FPGA的輸出。
[0084]盡管在上述實施方式中相同電壓差被描述為在連接到晶體管1101和1102的節(jié)點VP和GND之間以及連接到晶體管1103和1104的節(jié)點VP和GND之間,但本發(fā)明不限于此。特別地,對于寄存器單元1000的任何給定操作狀態(tài),兩個電壓差可以是不同的。
[0085]例如,在讀取操作期間,在上述實施方式中,如果寄存器單元存儲值0,在輸出節(jié)點OUT和電源電壓節(jié)點GND之間,閃速晶體管1201將是導通的。因此,連接到晶體管1101的節(jié)點VP處的電壓值是不相關(guān)的。特別地,這個節(jié)點可被設置成任何給定電壓,包括與GND、VHH或VPP相同的電壓。同時,由于連接到晶體管1103的節(jié)點VP正在驅(qū)動輸出0UT,因此如果寄存器單元1000存儲值1,則這個節(jié)點上的電壓電勢可被設置成VPP、或VHH、或任何其它電壓值,這取決于對輸出節(jié)點OUT的電壓要求。
[0086]對于連接到晶體管1101的節(jié)點VP使用VPP會是有利的,因為將需要這個節(jié)點具有與VPP的單個連接并且沒有VPP和VHH之間的可切換連接。
[0087]圖2A示意性示出根據(jù)本發(fā)明的實施方式的圖1中的寄存器單元1000的外部連接。
[0088]特別地,如圖2A中可看到的,寄存器單元1000具有依次連接到信號DATA、SEL、DATA’、GND、VHH和VPP的外部連接1401-1406。本領域的技術(shù)人員應該理解,根據(jù)寄存器單元1000的操作,存在通過連接1405和1406將內(nèi)部節(jié)點VP中的任一個連接到VHH和/或VPP電源電壓中的任一個的眾多方式。特定實現(xiàn)方式可有所不同,只要根據(jù)寄存器單元1000的操作狀態(tài)針對VP節(jié)點實現(xiàn)與所需電壓值的連接。
[0089]如圖2A中可看到的,可通過只使用兩個布線層(諸如,兩個金屬層)實現(xiàn)信號DATA、SEL、DATA’、GND、VHH和VPP的布線。此外,可用多個寄存器單元1000可按規(guī)則和緊湊架構(gòu)緊密布置這樣的方式實現(xiàn)布線。這在圖2B中示出。
[0090]圖2B示意性示出根據(jù)本發(fā)明的實施方式的多個寄存器單元1000的連接。為了方便示出,沒有出現(xiàn)SEL信號線。本領域的技術(shù)人員應該清楚,如圖2A中所示,SEL信號線可被實現(xiàn)為平行于VPP、VHH和GND信號線。
[0091]如在圖中可看到的,多個寄存器單元1000可布置成矩陣布置。該矩陣在線和/或行的數(shù)量方面不受限制。
[0092]這種布置是有利的,因為它在輸出信號OUT的水平節(jié)距方面提供了靈活性。特別地,該節(jié)距可比寄存器單元1000的節(jié)距窄,因為可實現(xiàn)多個行。
[0093]特別地,當與法國專利申請FR1252002中描述的查找表一起使用和/或用于實現(xiàn)法國專利申請FR1252003中描述的查找表架構(gòu)時,寄存器單元的這種布置可以是有利的。專利申請FR1252002和FR1252003 二者的全文特此以引用方式并入。這種布置實現(xiàn)了緊湊和規(guī)則的查找表布局,其中,寄存器單元可直接驅(qū)動查找表的旁柵。
[0094]圖3示意性示出根據(jù)本發(fā)明的實施方式的使用圖1的寄存器單元的查找表的架構(gòu)。
[0095]查找表架構(gòu)3000包括可編程邏輯部件3100和寄存器單元組3200和3300。特別地,可通過例如以圖2B中所示的方式布置的多個寄存器單元1000實現(xiàn)寄存器單元組3200和/或3300。在可編程邏輯部件3100內(nèi),布置多個旁柵,其中,通過寄存器單元組3200和3300內(nèi)的寄存器單元發(fā)出的信號控制旁柵。
[0096]由于旁柵實現(xiàn)可編程邏輯部件3100的水平細長形狀的布置,可以用密集方式有效地組合可編程部件3100和寄存器單元組3200和3300。事實上,旁柵的這種布置允許寄存器單元布置在旁柵旁邊,從而避免復雜的布線和空的硅區(qū)域。
[0097]在下文中,將描述可編程邏輯部件3100和寄存器單元組3200和3300的布置和其間的連接。
[0098]諸如連接線3411的金屬I連接線提供與可編程邏輯3100的內(nèi)部節(jié)點(諸如電源)的連接3501、和/或與輸入信號的內(nèi)部互連、和/或與輸出節(jié)點的連接等。
[0099]為了便于示出,只參考連接3501。本領域的技術(shù)人員應該清楚,用圖3中的圓點類似地指示其它示例性連接。另外,諸如線3411的連接線的數(shù)量和布置只被指示為是示例性的并且將取決于需要與之連接的物理節(jié)點的位置和數(shù)量、和/或可編程邏輯3100和寄存器單元組3200、330的大小,還取決于其它因素。
[0100]另選地,或另外地,諸如連接線3412的金屬I連接線提供寄存器單元組3200和/或3300的連接。例如,可使用連接線3412以解碼(即,選擇)寄存器單元組3200中的一個或多個寄存器單元。通過選擇寄存器單元,可以例如將一個值存儲在寄存器單元內(nèi),以便構(gòu)造查找表架構(gòu)3000。關(guān)于寄存器單元1000,用信號SEL操作選擇,而連接線3412可以是例如VPP、VHH和/或GND等中的任一個。
[0101]因此可編程邏輯3100沿著寄存器單元組3200和/或3300布置有利地允許將單個金屬層(在這種情況下,金屬I)用于實現(xiàn)可編程邏輯3100內(nèi)和寄存器單元組3200和/或3300內(nèi)的連接。
[0102]另外,這種布置允許連接3600從寄存器單元組3200和3300通向可編程邏輯3100,從而用簡單布線傳送寄存器單元信號。這些連接可對應于寄存器單元組3200和3300內(nèi)的多個寄存器單元1000發(fā)出的多個OUT信號??梢栽诮饘賹覫或2中或在多晶硅層中或者在金屬層下方的等效連接層中實現(xiàn)連接3600。
[0103]具體地,可以用基本上與各個旁柵對準的方式布置寄存器單元。這提供了對寄存器單元信號的簡單布線和可擴展設計。
[0104]另外,寄存器單元的布置不限于一個寄存器單元組在可編程邏輯3100上方并且一個寄存器單元組在其下方等??墒褂萌魏谓M合,例如,兩個寄存器單元組在上方,兩個寄存器單元組在下方;一個寄存器單元組在上方并且兩個寄存器單元組在下方等。具體地,如果寄存器單元被設計為使得能夠有效地以兩個為一組將它們分組,則可能有利的是,將它們布置成,兩組在可編程邏輯上方、兩組在下方、兩組在上方、等等。
[0105]例如,參照圖2A,寄存器單元可被布置成共用連接線VPP、VHH和GND,這是通過將一組寄存器單元1000布置在這些線下方并且將一組寄存器單元1000布置在這些線上方進行的。
[0106]將其它金屬層(例如,金屬2)用于諸如連接線3421的連接線,以便為寄存器單元組3200和/或3300提供數(shù)據(jù)連接,以構(gòu)造查找表架構(gòu)3000。這可對應于例如寄存器單元1000的DATA和DATA’連接線。
[0107]由于上述兩個金屬層,實現(xiàn)查找表架構(gòu)的操作。更具體地,通過僅使用兩個金屬層,可以將寄存器單元編程,以便將查找表架構(gòu)3000的行為編程并向查找表供電。
[0108]因此,可使用連接線3431和/或3441將可編程邏輯3100的內(nèi)部節(jié)點與附近電路中的其它節(jié)點互連。另選地,或另外地,它們可用于將用作可編程邏輯3100的查找表的輸出連接到包括查找表架構(gòu)3000的電路的輸出。另選地,或另外地,它們可用于連接到其它節(jié)點,諸如另一個查找表架構(gòu)3000的節(jié)點。
[0109]由于與金屬2內(nèi)的連接線3421交叉,導致可在金屬I或者除金屬2外的任何金屬上實現(xiàn)連接線3431。對稱地,由于與金屬I內(nèi)的連接線3411交叉,導致可在金屬2或者除金屬I外的任何金屬上實現(xiàn)連接線3431。
[0110]查找表架構(gòu)3000的這種布置常規(guī)地是有利的,從而簡化了布線、時序、寄生電容管理、制造、誤差檢測和可擴展性。
[0111]盡管本實施方式已被示出為包括兩個寄存器單元組3200和3300,但本發(fā)明不限于此。特別地,如上所述,也可以用諸如僅寄存器單元組3200的單個寄存器單元組實現(xiàn)本發(fā)明。另選地,或另外地,可實現(xiàn)布置在寄存器單元組3200上方和/或寄存器單元組3300下方的一個或多個其它的寄存器單元組。例如,可用交錯方式提供寄存器單元,但所有的寄存器單元都在可編程邏輯3100的一側(cè),從而導致在寄存器單元組3200和3300中一個在另一個上方。
[0112]此外,盡管已參照奇數(shù)條金屬線的水平布置和偶數(shù)條金屬線的垂直布置示出本實施方式,但這僅為示例。另選地或另外地,金屬線的方向可以是相反的,也就是說,偶數(shù)條金屬線是水平放置并且奇數(shù)條金屬線是垂直放置。另選地或另外地,所有金屬線可以是水平的或者垂直的。一般地,任何金屬線可具有任何方向性,諸如水平、垂直、45度等。
[0113]另外,盡管金屬層已被描述為金屬1、金屬2等,但這并不是限制本發(fā)明。更具體地,如本領域的技術(shù)人員應該明顯清楚的,任何金屬層可與任何其它交換。
[0114]另外,包括與兩個寄存器單元組3200和/或3300交織的多個可編程邏輯塊3100的電路可被如法國專利申請FR1252003中描述地實現(xiàn)。然而,本發(fā)明不限于此。另選地,或另外地,電路可包括僅與一個寄存器單元組3200、3300交織的多個可編程邏輯3100。
[0115]另選地,或另外地,可編程邏輯和寄存器單元組的序列可包括:第一寄存器單元組,其發(fā)出第一可編程邏輯、第一可編程邏輯、第二可編程邏輯的寄存器單元信號:第二寄存器單元組,其發(fā)出第二可編程邏輯的寄存器單元信號。特別地,如果例如用水平對稱方式布置第一可編程邏輯和第二可編程邏輯,以共用通向電壓電源的公共連接,則這可能是有利的。可實現(xiàn)用于寄存器單元組3200和3300的類似布置,以共用諸如GND、VPP和/或VHH的公共電源連接。
[0116]另外,其它電路可包括標準單元塊,該標準單元塊被布置在兩個查找表3000之間并且經(jīng)由任何金屬層連接到這些查找表中的任一個。有利地,由于可將金屬層I和2用于查找表的布線,因此可保留相同金屬層用于標準單元塊的內(nèi)部布線,而可將其余金屬層用于將標準單元塊與任何查找表3000或者與電路中的任何其它節(jié)點互連。
[0117]具體地,可通過使用專利文獻歐洲專利申請EP 2 333 8333 Al中公開的教導實現(xiàn)標準單元塊。因為該文獻中公開的標準單元可用行形式進行規(guī)則布置,所以這是有利的。除了查找表3000的規(guī)則布置之外,包括寄存器單元1000的標準單元塊的這種規(guī)則布置提供緊湊而密集的布局。
[0118]此外,如上所述的規(guī)則布置允許電源節(jié)點和連接線進行規(guī)則放置,從而導致對布局表面上壓降的簡化管理。
[0119]盡管已描述了眾多實施方式,但它們將不被視為是獨立的。具體地,可在權(quán)利要求書限定的本發(fā)明范圍內(nèi)組合不同實施方式中的特征。
【權(quán)利要求】
1.一種寄存器單元,所述寄存器單元包括: 一個輸出節(jié)點(OUT); 至少兩個電源節(jié)點(VP、GND); 第一閃速晶體管(1201)和第二閃速晶體管(1202); 其中所述寄存器單元被構(gòu)造成,使得隨著所述閃速晶體管中的至少一個中存儲的值的變化,所述電源節(jié)點中的至少一個能驅(qū)動所述輸出節(jié)點。
2.根據(jù)權(quán)利要求1所述的寄存器單元, 其中所述第一閃速晶體管連接在第一電源節(jié)點(GND)和所述輸出節(jié)點之間,所述第二閃速晶體管連接在第二電源節(jié)點(VP)和所述輸出節(jié)點之間, 其中所述寄存器單元被構(gòu)造成,使得流進和/或流出所述輸出節(jié)點的電流流過所述閃速晶體管中的至少一個。
3.根據(jù)權(quán)利要求1或2所述的寄存器單元, 其中所述第一閃速晶體管通過第一晶體管(1102)與所述第一電源節(jié)點分開并且通過第二晶體管(1101)與所述第二電源節(jié)點分開,所述第二閃速晶體管通過第三晶體管(1103)與所述第二電源節(jié)點分開, 其中所述寄存器單元被構(gòu)造成,使得通過控制所述第一晶體管和/或所述第二晶體管和/或所述第三晶體管將所述閃速晶體管編程。
4.根據(jù)權(quán)利要求3所述的寄存器單元,其中 通過使編程電流經(jīng)由所述第二晶體管流過所述第一閃速晶體管,將所述第一閃速晶體管編程,和/或 通過使編程電流經(jīng)由所述第三晶體管流過所述第二閃速晶體管,將所述第二閃速晶體管編程。
5.根據(jù)權(quán)利要求4所述的寄存器單元,所述寄存器單元還包括第四晶體管(1105),并且其中 所述寄存器單元被構(gòu)造成使得所述編程電流進一步流過所述第四晶體管。
6.一種包括多個旁柵和多個根據(jù)之前權(quán)利要求中的任一項所述的寄存器單元的FPGA。
【文檔編號】H03K19/177GK104246893SQ201380015607
【公開日】2014年12月24日 申請日期:2013年2月11日 優(yōu)先權(quán)日:2012年3月23日
【發(fā)明者】理查德·費朗 申請人:索泰克公司
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